2026年《数字电子技术基础》课后习题附答案

2026年《数字电子技术基础》课后习题附答案1.1将二进制数(1011011.101)₂分别转换为十进制数、八进制数和十六进制数。1.2分别写出十进制数47的8421BCD码、余3码、格雷码（按两位十进制编码）。1.3若要表示范围为0~9999的所有十进制整数，采用二进制编码最少需要多少位？采用8421BCD编码需要多少位？参考答案：1.1转换计算过程如下：转换为十进制数时，按权展开相加得到：(1011011.101)₂=1×2⁶+0×2⁵+1×2⁴+1×2³+0×2²+1×2¹+1×2⁰+1×2⁻¹+0×2⁻²+1×2⁻³=64+0+16+8+0+2+1+0.5+0+0.125=91.625，因此十进制结果为(91.625)₁₀。转换为八进制数时，采用三位分组法，整数部分从低位向高位每三位分为一组，高位不足补0，小数部分从高位向低位每三位分为一组，低位不足补0，得到分组结果：001011011.101，每组对应一个八进制数，得到结果(133.5)₈。转换为十六进制数时，采用四位分组法，同理分组得到：01011011.1010，每组对应一个十六进制数，得到结果(5B.A)₁₆。1.2不同编码的结果如下：8421BCD码是每个十进制位用四位8421权编码，4对应0100，7对应0111，因此结果为(01000111)₈₄₂₁；余3码是在8421BCD码的基础上每个十进制位加3（即0011），因此4对应0100+0011=0111，7对应0111+0011=1010，结果为(01111010)余3；格雷码按十进制位分别编码，4的四位格雷码为0110，7的四位格雷码为0100，因此结果为(01100100)格雷。1.30~9999一共包含10000个不同的十进制数，二进制编码需要满足2ⁿ≥10000，由于2¹³=8192<10000，2¹⁴=16384>10000，因此二进制编码最少需要14位；8421BCD编码每个十进制位需要4位，0~9999共4位十进制位，因此总位数为4×4=16位，即需要16位8421BCD编码。2.1用代数法化简逻辑函数Y=AB(BC+A)。2.2用卡诺图化简逻辑函数Y(A,B,C,D)=Σm(0,1,2,5,6,8,9)+Σd(10,11,12,13,14,15)，其中d为无关最小项。2.3已知逻辑函数Y=AB+A̅C，试判断该电路是否存在静态逻辑冒险，若存在，说明冒险类型和出现冒险的条件。参考答案：2.1利用逻辑代数的运算规则展开化简：Y=AB(BC+A)=ABC+ABA=ABC+AB=AB(C+1)=AB，因此化简结果为Y=AB。2.2首先画出四变量卡诺图，将对应最小项位置填1，无关项位置填×，其余位置填0。观察卡诺图可发现，所有B=0的8个最小项中，原有的1全部落在该区域，且所有无关项也包含在该区域内，因此可将该区域圈为一个大圈，得到B̅；剩余的两个1分别为m₅(0101)和m₆(0110)，结合对应位置的无关项m₁₃(1101)和m₁₄(1110)，可将m₅、m₁₃圈为一组得到C̅D，将m₆、m₁₄圈为一组得到CD̅，因此最终化简结果为Y=B̅+C̅D+CD̅=B̅+C⊕D。2.3当输入变量B和C同时取1时，原逻辑函数可简化为Y=A+A̅，理想情况下输出应恒为高电平，但实际电路中信号跳变存在延迟，当A从1跳变到0时，输出端会短暂出现一个低电平尖峰，因此存在静态逻辑冒险。该冒险属于偏1型静态冒险（也称为0型冒险），出现冒险的条件是输入变量B、C同时为1，A发生跳变。3.1试说明TTL与非门输入端悬空时，对应输入逻辑是高电平还是低电平，说明原因。3.2已知某普通TTL与非门的关门电阻为0.8kΩ，开门电阻为2kΩ，试判断该与非门输入端分别接1kΩ电阻到地、10kΩ电阻到地时，对应的输入逻辑状态。3.3与TTL门电路相比，CMOS门电路主要有哪些优势？参考答案：3.1输入端悬空对应输入逻辑高电平。原因是TTL与非门的输入级是NPN型三极管构成的射极结构，基极通过电阻接正电源，当输入端悬空时，基极电流无法从输入端流出，使得基极电位被电源拉高，足以让输入级三极管导通，最终输出端得到低电平，和输入接高电平时的输出状态完全一致，因此悬空等效为输入高电平。不过实际应用中不建议将多余输入端悬空，悬空会引入外部干扰，降低电路可靠性。3.2根据TTL与非门的输入特性，当输入端电阻小于关门电阻时，输入电位低于关门电平，等效为输入低电平；当输入端电阻大于开门电阻时，输入电位高于开门电平，等效为输入高电平。本题中，输入端接1kΩ电阻到地，电阻值大于关门电阻0.8kΩ但小于开门电阻2kΩ，此时输入电位约为1.3V，大部分普通TTL与非门仍会将该电平判定为输入低电平；当输入端接10kΩ电阻到地，电阻值远大于开门电阻2kΩ，输入电位被拉到1.4V以上，符合高电平输入要求，因此等效为输入逻辑高电平。3.3CMOS门电路相比TTL主要有三方面核心优势：第一，静态功耗极低，CMOS电路采用互补对称结构，稳态下只有一个MOS管导通，漏电流极小，静态功耗远低于TTL电路，特别适合大规模集成电路和低功耗便携式设备的设计；第二，输出逻辑摆幅大，CMOS电路输出高电平接近电源电压VDD，输出低电平接近地电位，输出电压的摆幅接近电源电压的满幅，因此抗干扰能力远强于TTL电路；第三，输入阻抗极高，扇出能力强，CMOS输入阻抗可达几十兆欧以上，低频工作时可以驱动数十个甚至上百个同类型CMOS门电路，扇出能力远优于TTL，同时高输入阻抗也方便不同模块之间的电平匹配，简化接口设计。除此之外，CMOS电路的电源电压范围更宽，例如通用74HC系列CMOS可以工作在2V~6V的电源范围内，环境适应性远强于TTL电路。4.1已知某二输入组合逻辑电路结构如下：第一级包含两个二输入与非门，第一个与非门输入端接输入变量A、B，第二个与非门输入端接A、B的反变量，两个与非门的输出接入第二个二输入与非门得到输出Y，试写出Y的逻辑表达式，分析电路的逻辑功能。4.2用一片8选1数据选择器74HC151实现三变量多数表决电路，功能为三个输入变量中两个及以上同意（输入为1）时输出为1，否则输出为0，写出实现过程和最终输出表达式。4.38线-3线优先编码器，输入低电平有效，输出为二进制反码，优先级I₇>I₆>…>I₀，问当I₇有效时输出是多少？当I₇、I₆无效，I₅有效时输出是多少？参考答案：4.1根据电路结构逐级写逻辑表达式：第一个与非门输出为(AB)̅，第二个与非门输出为(A̅B̅)̅，输出级与非门输出Y=[(AB)̅·(A̅B̅)̅]̅=AB+A̅B̅=A⊙B，即Y为A、B的同或逻辑。功能分析：当输入A和B电平相同时，输出Y为1；当输入A和B电平不同时，输出Y为0，因此该电路是一位二进制同比较器，用于比较两个一位二进制数是否相等。4.28选1数据选择器的输出表达式为Y=Σ(i=0到7)m_iD_i，其中m_i是地址输入A₂A₁A₀的最小项。将三个输入变量A、B、C分别接74HC151的地址端A₂、A₁、A₀，使能端接地使能芯片，根据多数表决的逻辑要求，输入二进制中1的个数大于等于2时输出1，因此对应D₀(000)=0、D₁(001)=0、D₂(010)=0、D₃(011)=1、D₄(100)=0、D₅(101)=1、D₆(110)=1、D₇(111)=1，代入得到输出Y=A̅BC+AB̅C+ABC̅+ABC=AB+AC+BC，符合多数表决的逻辑要求。实际连线中，只需要将D₀、D₁、D₂、D₄接地，D₃、D₅、D₆、D₇接高电平即可实现功能。4.3优先编码器优先级最高的输入有效时，忽略所有低优先级输入，直接输出最高优先级输入的编码。I₇对应十进制7，二进制编码为111，输出为反码，因此输出Y₂Y₁Y₀=000；当I₇、I₆无效，I₅有效时，I₅对应十进制5，二进制编码为101，反码输出后得到Y₂Y₁Y₀=010。5.1已知下降沿触发的主从JK触发器J=1，K=1，初始输出状态Q=0，问经过3个时钟脉冲触发后，输出Q的状态是多少？5.2简述维持阻塞D触发器为什么不存在一次变化问题。5.3写出T触发器的特性方程，说明其逻辑功能。参考答案：5.1JK触发器的特性方程为Qⁿ⁺¹=JQ̅ⁿ+K̅Qⁿ，代入J=1，K=1得到Qⁿ⁺¹=Q̅ⁿ，即每来一个时钟脉冲，输出状态翻转一次。初始状态Q⁰=0，第一个时钟触发后Q¹=1，第二个时钟触发后Q²=0，第三个时钟触发后Q³=1，因此最终Q的状态为1。5.2一次变化问题是主从JK触发器特有的问题，指在CLK高电平期间，输入J、K的变化会导致主触发器发生一次错误翻转，最终输出状态出错。而维持阻塞D触发器是上升沿触发，利用内部的维持阻塞线解决空翻问题，在CLK上升沿触发完成后，维持阻塞线会立刻封锁输入信号的通路，即使D信号在CLK高电平期间发生变化，也无法改变触发器的状态，因此不会出现一次变化问题，抗干扰能力更强。5.3T触发器的特性方程为Qⁿ⁺¹=T⊕Qⁿ。功能：当T=0时，Qⁿ⁺¹=Qⁿ，触发器保持原状态不变，具备保持功能；当T=1时，Qⁿ⁺¹=Q̅ⁿ，每来一个时钟脉冲触发器翻转一次，具备计数翻转功能。6.1分析如下同步时序电路：两个下降沿触发的JK触发器，输出为Q₁Q₀，时钟共用同一个CP，驱动方程为J₁=Q₀，K₁=1，J₀=Q̅₁，K₀=1，试写出状态方程，列出状态转换表，说明电路功能，判断是否能自启动。6.2用四位异步清零的同步二进制计数器74LS161设计十二进制计数器，采用异步清零法，写出清零逻辑，说明设计过程。参考答案：6.1将驱动方程代入JK触发器的特性方程Qⁿ⁺¹=JQ̅ⁿ+K̅Qⁿ，得到状态方程：Q₁ⁿ⁺¹=J₁Q̅₁ⁿ+K₁̅Q₁ⁿ=Q₀ⁿQ̅₁ⁿQ₀ⁿ⁺¹=J₀Q̅₀ⁿ+K₀̅Q₀ⁿ=Q̅₁ⁿQ̅₀ⁿ列出所有四个状态的转换：现态Q₁Q₀=00，代入得到次态01；现态01，代入得到次态10；现态10，代入得到次态00；现态11，代入得到次态00。状态转换循环为00→01→10→00，无效状态11经过一个时钟周期就进入有效循环，因此电路可以自启动，该电路是能够自启动的模3同步加法计数器。6.274LS161是四位同步二进制加法计数器，异步清零端CR̅低电平有效，当CR̅为低电平时，立刻将计数器输出清零，不需要等待时钟。十二进制计数器需要计数0~11共12个状态，对应二进制输出为0000~1011，当计数到12（即二进制1100）时，产生异步清零信号，因此清零逻辑为CR̅=(Q₃Q₂)̅，只有当输出为1100时，Q₃=1、Q₂=1，CR̅为低电平，立刻清零，实现十二进制计数。设计时，将74LS161的使能端EP、ET接高电平，置位端LD̅接高电平，输出Q₃、Q₂接入二输入与非门的输入端，与非门输出接CR̅端，即可实现十二进制计数器，电路可以正常循环计数。7.1容量为256K×8位的ROM，地址线和数据线各有多少根？存储总容量是多少位？7.2若要将1K×4位的RAM扩展为4K×8位的RAM，需要多少片1K×4位的RAM？说明扩展方式。参考答案：7.1256K=2⁸×2¹⁰=2¹⁸，因此地址线根数为18根，数据线位数等于存储字长，因此数据线为8根，总容量为256K×8=2048K位=2M位。7.2需要的芯片数量为(4K/1K)×(8/4)=4×2=8片。扩展分为两步：第一步位扩展，每两片1K×4位的RAM为一组，地址线、片选线都并联，两片分别输出低4位和高4位数据，得到一组1K×8位的RAM，一共得到4组1K×8位的RAM；第二步字扩展，增加两位高位地址，接入2线-4线译码器，译码器的四个输出分别接四组RAM的片选端，每次只有一组RAM被选中，这样就将四个1K×8位的RAM扩展为4K×8位的RAM。8.110位逐次逼近型模数转换器ADC，时钟频率为1MHz，完成一次转换最多需要多少时间？8.28位倒T形电阻网络数模转换器DAC，参考电压VREF=5V，求输出电压的分辨率，当输入数字量为10000000时，单极性输出的输出电压是多少？参考答案：8