《常用半导体元件》-第9章

9.1双稳态触发器双稳态触发器是各种时序逻辑电路的基本单元。它具有一定的记忆功能，有两种相反的输出状态。按逻辑功能可分为RS触发器、JK触发器、D触发器和T触发器等。对一般使用者来说，应卞要了解触发器的逻辑功能及特点，而内部结构只作一般性了解。因此本节重点介绍各类触发器的功能。9.1.1RS触发器1.基本RS触发器基本RS触发器结构最为简单，是其他各种触发器的基本单元。(1)电路组成图9-1(a)所示是由两个与非门组成的基本RS触发器。下一页返回9.1双稳态触发器表9-1是由与非门组成的基本RS触发器的逻辑状态表。表中Qn表示触发器在接收信号之前所处的状态，称为初态；Qn+1表示触发器在接收信号后建立的新的稳定状态，称为次态。“

X”号表示不确定状态，即输入信号消失后触发器状态可能是“0”，也可能是“1”。2.同步RS触发器基本RS触发器的特点是：输入信号和或SD和RD可以直接控制触发器状态的翻转。而在数字系统中，往往要求某些触发器按一定节拍同步动作，为此，产生了由时钟脉冲CP控制的触发器，只有在CP脉冲到达时，触发器才能按输入信号改变输出状态，此类触发器称为同步RS触发器，又称可控RS触发器或钟控RS触发器。上一页下一页返回9.1双稳态触发器(1)电路组成同步RS角虫发器是在基本RS触发器的基础上增加了两个控制门D3、D4和一个时钟脉冲CP。图9-3(a)、(b)分别为同步RS角虫发器的逻辑电路和逻辑符号。R、S为输入信号端，Q和为输出信号端。(2)工作原理当CP=0时，与非门D3和D4被封锁而输出高电平，不管S和R端的信号如何变化，触发器的状态始终保持不变。当CP=1时，与非门D3和D4被解除封锁，S和R端的信号可以通过D3和D4作用到基本RS触发器的输入端，使触发器的状态随S和R的状态而改变。同步RS角虫发器的逻辑状态如表9-2所示。上一页下一页返回9.1双稳态触发器9.1.2JK触发器图9-5(a)所示为主从JK触发器电路结构。它由两个同步RS触发器和非门组成。D1称为主触发器，D2称为从触发器。主从JK角虫发器的逻辑状态见表9-3。主从JK角虫发器的逻辑符号如图9-5(b)所示。CP端上的小圆圈表小触发器状态在时钟脉冲下降沿到来时触发。“>”称为延迟符号，表小在CP上升沿时接收信号，延迟到CP下降沿时输出状态翻转。上一页下一页返回9.1双稳态触发器9.1.3D触发器D触发器的应用也很广泛，其逻辑状态如表9-4所示。D触发器的结构有多种。国产D触发器多采用维持阻塞型，属于上升沿触发的边沿触发器。其逻辑符号如图9-7所示。维持阻塞D触发器的逻辑功能是：在时钟脉冲的上升沿到来时，触发器的状态与时钟脉冲到来前D端的状态一致。图9-8所示为维持阻塞D触发器的波形图。由于JK触发器与D触发器之间可以相互转换，因此，JK触发器和D触发器都有上升沿触发和下降沿触发。上一页下一页返回9.1双稳态触发器9.1.4触发器的相互转换1.JK触发器转换成D、T、T’触发器如图9-9所示。2.D触发器转换成JK，T和T’触发器如图9-10所示。上一页返回9.2寄存器寄存器是用来存放数据和运算结果的时序逻辑电路，是数字系统和计算机的卞要部件。寄存器卞要由触发器构成，n个触发器可以存储n位一进制数。寄存器存放数码的方式有并行输入和串行输入两种。同样，取出数码也有并行输出和串行输出两种。按功能不同，寄存器可分为数码寄存器和移位寄存器两种。9.2.1数码寄存器数码寄存器只供暂时存放数码，根据需要可以将存放的数码随时取出参加运算或进行处理。图9-11(a)所示是用D触发器组成的4位数码寄存器。图9-11(b)是触发器型4位集成寄存器CT1175的引脚排列，表9-5是其功能表。由表可知，CT1175具有异步清零、并行输入/输出和保持功能。下一页返回9.2寄存器除了用D触发器构成的寄存器外，还有一种锁存器寄存器(或称暂存器)，通常由门电路构成，只有当选通信号LE=1时，锁存器才能接收信号。例如，CT4375是双2位锁存器，由两个独立的锁存器单元构成，有独立的选通输入信号LE。图9-12(a)是CT4375中一个锁存器单元的电路结构，图9-12(b)是它的引脚排列，表9-6所示为其逻辑功能表。这一类型的器件还有CT1116(双4位)等。上一页下一页返回9.2寄存器9.2.2移位寄存器移位寄存器不仅能寄存数码，而目具有移位功能，即在移位脉冲作用下实现数码逐次左移或右移。它在计算机和其他数字系统中获得广泛应用。图9-13是由JK触发器组成的4位移位寄存器。以上讨论的为左移寄存器。右移寄存器的构成原理与此相同，但应将被寄存的数码从低位到高位，按顺序送入高位触发器的输入端。读者可自行分析其移位过程。除了单向移位寄存器外，还有既可左移也可右移的双向移位寄存器。上一页下一页返回9.2寄存器如常用的CT4394C76LS194)寄存器组件就是4位双向移位寄存器，它的引脚排列和逻辑功能表见图9-14和表9-8。这是一种功能较强的寄存器，它除具有清零及保持功能外，既可左移又可右移，还可并行输入、并行取出数据。这些功能均是在时序脉冲前沿作用下工作。上一页返回9.3

计数器

计数器种类很多，特点各异。它主要分类如下:1.按计数进制分二进制计数器：按二进制数运算规律进行计数的电路称为一进制计数器。十进制计数器：按十进制数运算规律进行计数的电路称为十进制计数器。任意进制计数器：二进制和十进制计数器之外的其他进制计数器统称为任意进制计数器。如五进制计数器、六十进制计数器等。

2.按计数增减分加法计数器：随着计数脉冲的输入作递增计数的电路称为加法计数器。下一页返回9.3

计数器减法计数器：随着计数脉冲的输入作递减计数的电路称为减法计数器。加/减计数器：在加/减控制信号作用下，可递增计数也可递减计数的电路，称为加/减计数器，也称可逆计数器。3.按计数器中触发器的翻转是否同步分异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其他触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称为异步计数器。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称为同步计数器。上一页下一页返回9.3

计数器9.3.1二进制加法计数器大家知道，二进制只有0和1两个数码，二进制加法制的规律是逢二进一，即0+1=1；1+1=10。也就是每当本位是1再加1时，本位就变为0，而向高位进位，使高位加1。可以列出4位二进制加法计数器的状态表如表9-9所示。要实现表9-9所列的4位一进制加法计数，必须用4个双稳态触发器，它们具有计数功采用不同的触发器可有不同的逻辑电路。即使用同一种触发器，也可得出不同的逻辑电下面介绍两种一进制加法计数器。1.异步二进制加法计数器从表中可以看出一进制加法计数器的特点是：每来一个计数脉冲，最低位触发器翻转能路一次，而高位触发器是在相邻的低位触发器从1变为0进位时翻转。上一页下一页返回9.3

计数器工作时，先将各触发器清零，使计数器变为0000状态。第一个计数脉冲到来时，触发器FF0翻转为1，其余各位触发器不变，计数器变成0001状态。第一个计数脉冲输入后，触发器FF0由1变为0，并向FF1发出一个负跳变的进位脉冲，使FF1转为1，FF3及FF2不变，计数器变成0010状态。以此类推，计数器状态变化的规律与表9-8所示相同。计数器的工作波形如图9-17所示。上一页下一页返回9.3

计数器2.同步二进制加法计数器由于异步计数器的进位信号是逐级传送的，因而计数速度受到限制。为了提高计数器的工作速度，可将计数脉冲同时加到计数器中各触发器的C端，使各触发器的状态变换与计数脉冲同步。这种计数器称为同步计数器。同步二进制加法计数器一般由T触发器组成，它可由JK触发器或者D触发器转换而成。图9-18所示是由主从型JK触发器组成的4位同步二进制加法计数器。上一页下一页返回9.3

计数器9.3.2十进制加法计数器二进制计数器结构简单，但是人们对一进制数毕竞不如常用的十进制数那样习惯，所以在有些场合要采用十进制计数器。例如，在数字装置终端中，广泛采用十进制计数器进行计数，并将结果加以显示。如前所述，一个4位二进制加法计数器的计数状态表如表9-11所示，共有十六个状态。前章已讲过最常用的8421BCD编码方式，是取4位一进制数前面的0000~1001来表小十进制的0~9十个数码，而去掉后面的1010~1111六个数。列出8421BCD码十进制加法状态表，如表9-12所示。上一页下一页返回9.3

计数器与4位一进制加法计数器状态表相比较，前九个计数脉冲作用后的状态两者相同，只是第一个计数脉冲来到后计数器不是由1001变为1010，而是恢复初始状态0000，即要求第一位触发器FF1，不得翻转，保持0状态，第四位触发器FF1应翻转为0。按上述要求，用4个主从型JK触发器组成的1位同步十进制加法计数器，如图9-22所示。各触发器清零后，根据上述逻辑关系，其工作过程见表9-13，工作波形图见图9-23所示。图9-24是同步十进制可逆计数器CT4190的引脚排列。上一页下一页返回9.3

计数器利用一进制或十进制计数器可以构成任意进制的计数器。前面讲了利用计数器的预置数功能，采用“反馈置数法”构成任意进制计数器的方法。下面再介绍一种“反馈置零法”，即利用计数器的复位(清零)功能构成任意进制计数器的方法。图9-25(a)所示电路接线虽然简单，但工作可靠性却比较差。因为当计数器一进入1010状态，便立即使计数器清零，脱离1010状态，清零信号也随即消失，其作用时间极短，而计数器内各触发器的复位速度很难做到完全同步，只要有一个动作较快的触发器首先翻回到0态，清零信号CR立即无效，而动作稍慢的触发器可能来不及复位，造成计数器不能正常清零和继续正确计数。为此可采用图9-25(b)所示的改进电路，当第10个计数脉冲使计数器进入1010状态后，与非门G输出低电平，使基本RS触发器复位，Q端输出的低电平将使CT4161清零，这时虽然G门低电平输出信号消失，但基本RS触发器状态不会发生改变，将维持清零信号，直到计数脉冲CP回到低电平，基本RS触发器被置1，计数器的清零信号才消失。上一页返回图9-1基本RS触发器的逻辑电路及逻辑符号返回表9-1与非门组成的基本RS触发器逻辑状态表返回图9-3RS触发器的逻辑电路返回表9-2同步RS触发器逻辑状态表返回图9-5JK触发器的逻辑电路及逻辑符号返回表9-3主从JK触发器逻辑状态表返回表9-4D触发器的逻辑状态表返回图9-7D触发器逻辑符号返回图9-8D触发器的波形图返回图9-9JK角虫发器转换成D、T和T'触发器返回图9-10D触发器转换成JK,T和T'触发器返回图9-11数码寄存器及引脚返回表9-5CT1175逻辑功能表上一页下一页返回图9-124位锁器CT4375返回表9-6CT4375逻辑功能表返回图9-13由JK触发器组成的4位移位寄存器返回表9-7移位寄存器的状态表返回图9-14CT4194引脚排列返回表9-8CT4194逻辑功能表返回表9-94位二进制加法计数器状态表返回图9-164位异步二进制加法计数器返回图9-17图9-16所示二进制加法计数器的波形返回图9-184位同步加法计数器返回表