【《基于FPGA的数字滤波器的设计与实现》8900字（论文）】

基于FPGA的数字滤波器的设计与实现TOC\o"1-3"\h\u62271.引言 1297051.1背景及其意义 1284201.2国内外发展现状 2126562.数字滤波器 3304682.1FIR滤波器原理 3191812.2IIR滤波器原理 4163063.系统软件设计实现 4134553.1FIR滤波器设计 4123743.2IIR滤波器的设计 8304904.系统硬件设计 8110724.1FPGA芯片 8143804.2AD9709采集信号模块 933935系统检测 10293526结语 1419438参考文献 15摘要：传统的数字滤波器的设计过程复杂，计算工作量大，滤波特性调整困难，影响了它的应用。本文介绍了基于FPGA开发板的无限长数字滤波器的传统设计与有限长数字滤波器传统设计的思想与步骤，利用CycloneIVFPGA系列芯片为主要芯片在以一个16阶低通FIR数字滤波器（或IIR数字滤波器），FPGA开发板内部产生的正弦信号作为滤波器的输入信号，通过生成的.bsf文件设计系统的顶层电路设计设计FIR及IIR滤波器，以实现对数字滤波器的设计应用。经系统测验，具有数字滤波器的实用功能。关键词：数字滤波器FIR数字滤波器IIR数字滤波器FPGA1.引言1.1背景及其意义数字滤波器(DIGITALFILTER)为我们常用于进行滤波离散的时间信号的数字系统。本毕业设计经查阅各类文献根据时域特性章节中的单位冲激响应特性来进行区分，可分为两类：一类为特点是无限长冲激响应滤波器和第二类有限长冲激响应滤波器。与有限长滤波器相比，无限长滤波器的实现具有非递归性和稳定性；值得尤为关注的是，无限长滤波器在满足幅频响应要求的同一时刻，可以获得严格的线性相位特性。因而，它被广泛应用于高保真信号处理，如数字音频处理、图像特殊处理、数据实时传输、生物医学等各个领域。毫无疑问，数字信号处理是许多重要领域及关键环节，包括信号检测、变换、滤波、压缩、传输、信息提取、显示等。由于自然界中的各种信号，如光、电、声、振动、压力、温度等，在时间和幅度上都是连续的模拟信号，因此传统过时的信号处理器是用模拟信号系统（或电路）来实现的。随着我们对信号处理应用要求的不断提高和模拟信号系统处理中一些难以攻克的缺点，许多信号处理方法都转向了数字方法。近些年来，数字信号处理技术得飞速发展，在大规模的集成电路开发应用和计算机科学技术的基础上，其在与数字信号处理系统与模拟信号系统相比较下，性能提高、实用可靠、体积较小、功耗降低、成本减少等方方面面皆远远优于模拟信号的系统，这让以前很多采用模拟信号处理的系统慢慢的被数字处理系统所取代，从而很大一部分上推动了数字信号处理科学技术的发展，其应用领域包括通信、通信、通信和通信计算机网络、雷达、自动控制、地球物理、声学、天文学、生物医学、消费电子等行业已成为国民经济信息产业的核心技术之一。数字信号处理理论与技术已成为信号与信息处理的一个重要而活跃的分支。据调研高等院校学习研究的数字信号理论是基于科学严谨的数学方法和智能化的数字系统来实现、完成对信号的采集抽样处理，其中在这两个方向上尤为重要:其一是研究信号处理的各种处理算法，即建立数学模型:其二是将算法进行实现，常用工具是采用计算机软件编译运行实现完成，有的时候我们也会用特定的数字系统来实施某些特殊的功能。目前，随着数字化的深入，许多新型的器件，如NASDAQ：ALTR为未来可编程芯片系统提供了最优的解决方案，指出了科学可行的道路。十二年前阿尔特拉公司也追随时代潮流推出CycloneIVFPGA系列，利用成本低的优势，符合大众对数字滤波器系统的带宽需求，进而对其进行了批量生产，填补了数字信号系统研究器件的空白。算法的研究是信号处理的基础，从数学的角度而言，信号可分为确定信号与随机信号、线性与非线性信号。信号的类型不同，对它们进行处理的算法也就不同。从传统的傅里叶分析到现代的谱估计方法和小波分析，从经典的线性系统分析方法到非线性的混沌分析与人工神经网络方法，其应用的数学方法几乎涉及到了所有的数学分支。同时由于应用的领域不同，信号处理的算法也各不相同，例如，语音通信需要处理维的信号，图像与视频处理则分别需要处理二维和三维的信号。因此算法研究是一个理论性很强的问题。另一方面，数字信号处理系统的实现要涉及电子器件、计算机硬件、软件、工艺等各方面知识，并且随着时间的推移，新的器件还在不断地涌现。因此，数字信号处理是一个内容十分丰富、涉及面广泛且发展很快的学科。本课题主要介绍数字信号处理的基本理论与分析方法以及目前在国内外获得广泛应用的MATLAB软件包及其信号处理工具箱的使用方法。1.2国内外发展现状 现代信号处理和电子应用技术领域中，滤波器作为不可或缺的一部分，占据着非常重要的地位，越来越显示出其巨大的应用价值。过滤技术的发展虽然只有70多年的历史，但它的发生和发展经历了许多变化。作为一种信号处理技术，它已经相当完善并发挥了重要的作用。长期以来，人们一直在探索滤波器的设计和实现方法，力求简化设计、减小体积、提高性能、提高灵活性和可靠性、易于制造等问题。随着微电子技术的飞速发展，基于单片机的FIR滤波器的设计也在不断发展和应用。随着消费电子市场的快速发展，平板显示器、便携式媒体播放器、家庭网络产品等新产品层出不穷。而且这些产品的功能每年都在不断更新，变得更加丰富和提高。对于在追捧新型高科技技术的资本制造商来说，快速的发展及时地给消费电子制造商带来了各种巨大的竞争压力。数字滤波器若采用ALTR可编程和hardcopyacic就可以降低成本，使之更快速、稳妥地实现产品规模化生产，助力研发人员短时间内处理不断更新的产品，保障了计划的未来可实施性。为市场提供了数以百万计的FPGA和硬拷贝ASIC，赢得了消费电子产品的设计。计算机存储正在迅速发展。在老旧的IT应用中，它的服务器和存储是直接互联互通的，网络存储体系结构的发展是SAN（存储区域网）。存储区域网更倾向于扩展更多的存储空间，计算机SAN的内部存储容量可以在受限制的服务器特定环境条件下进行扩展拓宽。除了便于扩展存储空间之外，大数据服务器的研发也可以快速高效迅猛地实现数据信号等的处理。ALTRFPGA是实现完成内部存储数字滤波器信息系统的扩展、迁移和帮助服务器更快地处理数据的理想选择。可编程逻辑器件在电子信息科学技术领域的广泛普及给数字硬件实操电路系统的构造提供了超强的灵活性。因为可编程逻辑器件能够结合软件编程构思新建它的硬件整体结构和其工作运行模式，在与软件的设计实现当中有异曲同工之处。此次操作对经典的数字硬件电路、系统的设计方法甚至集成理念产生了深远的影响。拿可编程逻辑器件的发展轨迹来说，其结构创新原理、集成规模、负载方式和逻辑设计手段的每一次进步，都为现如今的电子科学技术的革命和智能化产业领域发展提供了强大且有效的推动力。目前，可以有很多种方法来完成实现本设计。首先选取的方案用集成性较高的单片机来完成系统的设计，但是普遍单片机系统处理比较龟速。二是采用专用DSP芯片，但输入/输出的串行指令接口执行传输模拟/数字信号的方式大大降低了其工作速率。最后一个是市面上使用的常规FIR滤波器，但由于用户适用范围较小，不能符合使用者的的特性要求。第四种方法是利用可编程逻辑器件来实现，如Altera（Altra，NASDAQ:altr）Cyclone-IV系列FPGA。2.数字滤波器2.1FIR滤波器原理FIR滤波器对信号的处理其实就是信号与FIR滤波器的系统系数进行卷积的一个运算过程。以声音来举例来看一下滤波器的效果，回顾一下日常生活，在聊天时始终以一种音调说话令人感到舒适，但是如果使用了麦克风等收声设备对声音进行收集并且放大后，由于人的音调高低不平，通过麦克风放大后音调高的声音会变得刺耳。如果把音调转换成波形来描述可以得到如下图所示的波形，可以看出整个声音段比较平稳，但是由于声音的变化会出现异常高的两段波，在现实生活中这就代表着出现了两段特别刺耳的声音，即噪声。而滤波器的作用就是将一段波形中突出的部分弱化掉，因此此时就可以使用滤波器来将噪声弱化。具体的工作原理：有人认为在上述波形中直接将高出来的波减去一定数值就可以了。那么怎样将高出来的波筛选出来呢？是否可以将其按照固定的数值范围划分呢？答案是否定的。因为不同电压值的波形振幅是不同的。依旧拿声音来举例，如果一个人的说话声音一直维持在40分贝左右，那么当他忽然尖叫声音变为了100分贝时可以试着定义80分贝以上的波需要进行过滤弱化。但是如果另外一个人的说话声音一直维持在85分贝以上，他没有进行忽然的尖叫，声音波形一直是平稳的状态。但根据80分贝以上的波需要进行过滤的定义，一直保持85分贝的这一声音就会被过滤掉。因此在设计时无法规定一个固定范围，令滤波器将此范围的波形全都过滤掉。同时也可以得出结论：滤波器过滤的对象没有固定数值，而是将一段波中忽高峰值弱化，如果本身波形趋于平稳，波的峰值再高也不会进行滤除。由有限个采样值来构成的FIR滤波器的脉冲响应，长度（抽头数）为N、阶数为N−1的FIR系统的转移函数、差分方程和单位冲激响应分别如下列三式所示。(1)(2)y(n)=h(0)∗x(n)+h(1)∗x(n−1)+…+h(N−1)∗x[n−(N−1)](3)滤波器分为高通、低通和带通等不同类型，即允许不同频率的信号通过滤波器。我们无法对频率进行临界值的定义，如何实现不同频率的值的过滤呢？此时可以采用将相邻两个点的值与过滤器模型值相乘后再进行平均的方法。滤波器的模型值由滤波器自身定义，根据不同的需求进行调整，有可能是一个很大的值，甚至可能是负数以达到过滤的效果。想要制作出一个符合本设计的FIR滤波器可以通过两种方法，其中一种主要是构建集成电路的方法，这种方法是建立在单片通用数字滤波器之上的，形成的集成电路较为简单，不足之处在于字长等方面存在局限，虽然可以通过扩展的方法满足要求，但这样一来会使设计实物体积较大；而第二种方法恰好不存在此种缺陷，反而只需要Matlab作以辅助即可，这种方法用到的芯片是DSP，它是根据数字号对函数进行处理或者根据芯片的结构设计来实现功能的。FIR滤波器相对而言较为简单，但在运行速率方面很大程度上被限制，它是按照编程语言的先后运行的。另外，这种滤波器所需要用到的开发时长也比较久，随着系统设置的不同，芯片的指令也相应有所区别。另一种是采用可编程逻辑器件FPGA/CPLD。本设计采用第三种FPGA可编程软件实现。2.2IIR滤波器原理无限冲激响应（InfiniteImpulseResponse，IIR）滤波器，又被称为递归线性滤波器。顾名思义，FIR和IIR是相对的，相比于IIR，FIR具备线性相位特性。线性相位的概念：如果滤波器的N个实值系数为对称或者反对称结构则该滤波器具有线性相位，即W(n)=±W(N−1−n)W(n)=±W(N−1−n)。此外，FIR更易于设计，但同样指标下FIR滤波器需要更多的参数，即实现时需要消耗更多的计算单元，因而会产生较大的延迟。3.系统软件设计实现3.1FIR滤波器设计3.1.1FIR设计实现本设计需要FPGA内部产生正弦信号，该信号一路输出给DA通道1，另一路经过FIR滤波器后输出给DA通道2。正弦信号的频率约等于100KHz*(key+1)，其受开发板上的3个拨码开关控制，可以用3位信号key表示，即一共可以产生8种频率。例如，当key等于0时可以产生频率约为100KHz的正弦信号；当key等于1时可以产生频率约为200KHz的正弦波；当key等于7时可以产生频率约为800KHz的正弦波。FIR滤波器是低通滤波器，其截止频率是500KHz，由此可见,原则上超过500KHz的信号就会被滤除。FIR滤波器实现架构如下图所示，其输出传送给通道2。正弦信号产生电路FIR滤波器正弦信号产生电路FIR滤波器AD9709顶层设计模块顶层设计模块图1设计流程图3.1.2顶层模块设计分析设计目标可知本设计需要实现以下功能：FPGA产生控制DA9709的信号，令通道A输出未滤波的正弦信号，令通道B输出滤波后的正弦信号，将两种信号进行对比。在此过程中，想要控制DA9709的工作模式则需控制DA9709的MODE、SLEEP管脚；想要控制通道A则需控制AD9280的CLK1、WRT1、DB7~0P1管脚；想要控制通道B则需要控制AD9280的CLK2、WRT2、DB7~0P2管脚。在设计中使用信号clk连接到晶振来表示50M时钟的输入；使用信号rst_n连接到按键来表示复位；使用3位信号key来表示三位拨码开关；将dac_mode信号连接到DA9709的MODE管脚用来控制其工作模式；将dac_sleep信号连接到DA9709的SLEEP管脚用来控制其睡眠模式；将dac_clka信号连接到DA9709的CLK1管脚用来控制通道A的时钟；将dac_wra信号连接到DA9709的WRT1管脚用来控制通道A的写使能；将8位信号dac_da连接到DA9709的DB7~0P1管脚用来控制通道A的写数据；将dac_clkb号连接到DA9709的CLK2脚用来控制通道B时钟；将dac_wrb信号连接到DA9709的WRT2脚用来控制通道B使能；将8位信号dac_db连接到DA9709的DB7~0P2脚用来控制通道B写数据。综上所述，本工程需要11个信号：时钟信号clk，复位信号rst_n，拨码开关的输入信号key，dac_mode、dac_sleep、dac_clka、dac_wra、dac_da、dac_clkb、dac_wrb和dac_db信号，其中dac_da和dac_db是8位信号，其它都是1位信号。信号和硬件的对应关系如表1所示：表1信号与硬件对应关系器件DA9709管脚原理图信号FPGA管脚FPGA工程信号MODEDAC_MODEY4dac_modeSLEEPDAC_SLEEPH2dac_sleepCLK1DA_CLKAR2dac_clkaWRT1DA_WARU1dac_wraDB7P1DAC_DA7AA1dac_da[7]DB6P1DAC_DA6Y2dac_da[6]DB5P1DAC_DA5Y1dac_da[5]DB4P1DAC_DA4W2dac_da[4]DB3P1DAC_DA3W1dac_da[3]DB2P1DAC_DA2V2dac_da[2]DB1P1DAC_DA1V1dac_da[1]DB0P1DAC_DA0U2dac_da[0]CLK2DA_CLKBR1dac_clkbWRT2DA_WRBP2dac_wrbDB7P2DAC_DB7P1dac_db[7]DB6P2DAC_DB6N2dac_db[6]DB5P2DAC_DB5N1dac_db[5]DB4P2DAC_DB4M2dac_db[4]DB3P2DAC_DB3M1dac_db[3]DB2P2DAC_DB2J1dac_db[2]DB1P2DAC_DB1J2dac_db[1]DB0P2DAC_DB0H1dac_db[0]X1SYS_CLKG1clkK1SYS_RSTAB12rst_nSW_D0SW_DIP0AA3key[0]SW_D1SW_DIP1AB3key[1]SW_D2SW_DIP2ABB5key[2]这一信号对于FPGA来说属于输入还是输出，如果是输入信号则声明其为input，如果是输出信号则声明其为output。在本设计中，由于clk是外部的晶振输入给FPGA的，因此在FPGA中clk是1位的输入信号input；同样地，rst_n是外部按键输送给FPGA的，因此在FPGA中rst_n也为1位输入信号input；key是3位输入信号input，dac_da和dac_db是8位的输出信号output，dac_mode，dac_clka，dac_wra，dac_sleep，dac_clkb，dac_wr均为是1位输出信号output。3.1.3正弦信号设计将正弦信号命名为sin_data信号，sin_data是从表2中选择出来的值，该表一共有128个点。表2正弦信号值采样点i07F32FE647D96118533FE657797128C34FE667098239235FD676A99349836FC6864100459E37FA695E10166A438F8705810277AA39F67152103A8B040F4724C104C9B641F17346105F10BC42EF74411061211C143EB753C1071512C644E876361081913CB45E477311091D14D046E0782C1102115D547DC79281112516DA48D880231122A17DE49D3811F1132E18E250CE821B1143319E651C983171153820EA52C484141163E21ED53BE85111174322F054B986E1184923F355B387B1194E24F556AD8891205425F757A78971215A26F958A19051226027FB599B9131236728FC60959221246D29FD618F9311257330FE62899411267931FE63829511277F定义一个7位的选择信号7addr，只要控制好addr7信号就可以快速得到sin_data。addr用以控制选择数据的地址，通过控制addr的增加值来产生多种频率的正弦波。以频率为100KHz的正弦信号为例，该正弦信号的周期是10000ns。本工程的工作时钟是20ns，也就是10000/20=500个时钟输出一个正弦信号，即500个时钟需要输出128个点，因此每个时钟addr增加的值为128/500=0.256。按同样的分析方法，可以得到其他信号频率的addr增加值如下所示：100KHz的正弦信号，每个时钟addr增加：128/250=0.256200KHz的正弦信号，每个时钟addr增加：128/250=0.512300KHz的正弦信号，每个时钟addr增加：128/166.6667=0.7679400KHz的正弦信号，每个时钟addr增加：128/125=1.024500KHz的正弦信号，每个时钟addr增加：128/100=1.28600KHz的正弦信号，每个时钟addr增加：128/83.3333=1.5358700KHz的正弦信号，每个时钟addr增加：128/71.4286=1.792800KHz的正弦信号，每个时钟addr增加：128/62.5=2.048addr表示的是采样点的值，即为0~127的整数，但是上面计算出的addr的每次增加值包含小数，众所周知FPGA是没有小数的，因此需要将上面的小数乘以1024后取整，得到每次要增加的整数并将该结果保存到addr_tmp中。即：100KHz的正弦信号，每个时钟addr_tmp增加：0.256*1024=262.144≈262200KHz的正弦信号，每个时钟addr_tmp增加：0.512*1024=524.288≈524300KHz的正弦信号，每个时钟addr_tmp增加：0.7679*1024=786.3296≈786400KHz的正弦信号，每个时钟addr_tmp增加：1.024*1024=1028.576≈1029500KHz的正弦信号，每个时钟addr_tmp增加：1.28*1024=1310.72≈1311600KHz的正弦信号，每个时钟addr_tmp增加：1.5358*1024=1572.6592≈1573700KHz的正弦信号，每个时钟addr_tmp增加：1.792*1024=1835.008≈1835800KHz的正弦信号，每个时钟addr_tmp增加：2.048*1024=2097.152≈097以上8种频率信号都是由拨码信号key进行控制，因此可以写出addr_tmp的代码。3.1.3DA接口信号设计首先设计信号dac_da。dac_da是直接输出正弦信号的，但由于DA的输出电压与dac_da成反比例线性关系，所以dac_da通过(255-sin_data)得到。写代码时可以调用至简设计法模板，在编辑状态下输入“Shixu2”，将其补充完整得到dac_da的代码设计信号dac_sleep，AD是一直工作的，因此dac_sleep一直为0；为了满足tS的时间要求，可以令dac_clka=~clk，dac_wra信号与dac_clka相同。dac_db是直接输出滤波后的信号fir_dout。需要注意的是fir_dout是有符号数（范围是-128~127），所以要转为无符号数（0~255）。假设转换后的信号为fir_dout2，则fir_dout2=fir_dout+128。由于DA的通道2的输出电压与dac_db是成反比例线性关系，所以dac_db通过(255-fir_dout2)得到。3.2IIR滤波器的设计IIR滤波器设计整体思路遵循FIR的设计原则，将IP核重新设计代码，IP核设置为my_iiru_my_iir(.mclk(clk),//50MHZ.reset_n(rst_n),pcm_in(fir_din),pcm_out(fir_dout) );系统硬件设计4.1FPGA芯片FPGA芯片AlteraCycloneIV系列芯片，采用型号为：EP4CE15F23C8，逻辑单元：15408,用户可用IO：6272，内部存储器：516096，PLL：4，M9K:112,可通过低功耗和成本实现较高的功能性，芯片如图1所示。图2EP4CE15F23C8芯片4.2AD9709采集信号模块AD97091是双端口，高速，2通道，8位CMOSDAC。它集成了两个高质量的8位TxDAC+内核，一个电压参考和数字接口电路集成到小型48引脚LQFP中包裹。AD9709具有出色的交流和直流性能同时支持125MSPS的刷新速率。AD9709经过优化，可处理I和Q数据通信应用程序。接口包含两个双缓冲锁存器以及控制逻辑。单独的时钟控制着数字模拟转换器的更新速率。模式控制引脚允许AD9709连接两个独立的接口数据端口或单个交错的高速数据端口。在交互模式下，输入数据流被解复用为原始数据流然后将I和Q数据锁存。然后将I和Q数据转换由两个DAC进行更新，并以输入数据速率的一半进行更新。GAINCTRL引脚允许两种模式设置满量程两个DAC的电流（IOUTFS）。可以为每个DAC设置IOUTFS独立使用两个外部电阻，或者两个都使用IOUTFS可以通过使用单个外部电阻器来设置DAC。图3AD9709引脚图对应管脚设计：1to8DB7P1toDB0P1DataBitPins(Port1)9to14,31to36NCNoConnection15,21DCOM1,DCOM2DigitalCommon16,22DVDD1,DVDD2DigitalSupplyVoltage17WRT1/IQWRTInputWriteSignalforPort1(IQWRTinInterleavingMode)18CLK1/IQCLKClockInputforDAC1(IQCLKinInterleavingMode)19CLK2/IQRESETClockInputforDAC2(IQRESETinInterleavingMode)20WRT2/IQSELInputWriteSignalforPort2(IQSELinInterleavingMode)23to30DB7P2toDB0P2DataBitPins(Port2)37SLEEPPower-DownControlInput38ACOMAnalogCommon39,40IOUTA2,IOUTB2Port2DifferentialDACCurrentOutputs41FSADJ2Full-ScaleCurrentOutputAdjustforDAC242GAINCTRLMaster/SlaveResistorControlMode.43REFIOReferenceInput/Output44FSADJ1Full-ScaleCurrentOutputAdjustforDAC145,46IOUTB1,IOUTA1Port1DifferentialDACCurrentOutputs47AVDDAnalogSupplyVoltage48MODEModeSelect(1=dualport,0=interleaved5系统检测数字信号滤波器设计是利用在电子信息科学与技术的专业所设的虚拟仿真课中的Quartus软件作为整体系统的开发环境。首先，在打开的FIR系统中开始新建工程第一步骤——添加文件。发现在在“Project”菜单中选窗口选择“RemoveFiletoProject”之后呈现出窗口提示我们是否添加新的工程。用鼠标向右上角点击提醒按键，在弹射来的窗口中双击选择D:\mdy_book\fir_prj目录下的fir_prj.v、fir_prj.qip文件。点击“Add”添加成功后关闭窗口在菜单栏中选中“Processing”后选择“StartCompilation”，开始对整个工程进行编译和综合。当出现如图界面则说明编译综合成功。图3编译命令界面配置管脚：配置管脚界面在菜单栏中选中“Assignments”后选择“PinPlanner”，随后就会在配置窗口“location”配置管脚，配置完成关闭“PinPlanner”即可自动保存配置信息。弹出配置管脚的窗口再次综合、再次打开“QUARTUS”软件，在菜单栏中选中“Processing”后选择“StartCompilation”，再次对整个工程进行编译和综合。连接开发板，完成编译后开始进行上板调试操作，开发板连接方式如下图所示：图4实物连接实物图将电源接上开发板，USBBLASTER一端连接到JTAG插口，另一端连到PC的USB接口。将开发板上的AD接口和DA与示波器的两个通道相连，连接完成后将电源打开。上板在“Quartus”的“Task”窗口中，右键“ProgramDevice”选择“Open”进入烧录界面默认选中文件output/fir_prj.sof，HardwareSetup的旁边会显示USB-Blaster，如下图所示。图5配置程序界面当进度条到100%提示成功后即可在示波器上观看相应现象。100KHz的信号图如下：图6100K频率信号效果200KHz的信号图如下：图7200K频率信号效果400KHz的信号图如下，可以看到已经有了明显的衰减：图8400K频率信号效果700KHz的信号图如下，可以看到通道2几乎没有波形图9700K频率信号效果800KHz的信号图如下所示，可以看到通道2完全趋于没有波形：图10800K频率信号效果6结语本设计利用FPGA开发板设计FIR滤波器及IIR滤波器，方便快捷，实现了对数字滤波器的设计应用。系统测验，实用功能测试良好。但是在实验过程中仍然存在着很多问题，具体阐述如下：在设计quarter18.0软件的过程中，遇到第一个问题是在建立文件当中，无法打开所写完整写好的程序。后在指导老师的帮助下，我发现这个文件的路程路径是不能用中文写的，通过改造后可以成功的打开程序并能运行软件实施功能。在软件设计中遇到的第二个问题就是插件的设计插口不合适的问题在硬件配置过程中，fpga开发版的下载器接口不同于我们课程内所学习的51单片机芯片的开发板连接下载器，所以在下载当中管脚的配置遇到了问题，为此我查阅了FPGA芯片。并学习了合理的方式连接开发板配置管脚，这个问题得到了成功的解决。（3）下载完成后，如果操作无误此时可以在示波器上看到对应的波形。如果没有显示成功，就需要返回检查一下连接是否到位，有没有写错代码或者软件参数的选择有没有发生错误。行文至此，落笔为终，四年的本科生涯即将结束，始于2017年初秋，终于2021年盛夏，时间就是让人这么猝不及防，四年前入学之日仿佛就在昨天，回首往事点点滴滴皆是回忆。即将离开校园，步入真正社会，心中很不是滋味，目之所及，不禁留恋，心之所向，皆是过往。曾经迷茫过，失落过，惊喜过，不甘过，有过遗憾，但更多的是被关怀，被坚定，被信任。留下的许许多多皆为