FPGA原理及应用期末试卷（含详细答案）

FPGA原理及应用期末试卷（含详细答案）适用专业：电子信息工程、微电子科学与工程、通信工程考试时长：120分钟满分：100分考试形式：闭卷一、单项选择题（本大题共15小题，每小题2分，共30分）1.下列关于FPGA器件特点的说法，错误的是（）A.可重复编程，调试灵活性高B.内部包含大量可编程逻辑单元和布线资源C.掉电后配置数据不会丢失D.适合大规模、高速时序逻辑电路设计2.FPGA的基本可编程逻辑单元是（）A.与非门B.CLB（可配置逻辑块）C.触发器D.ROM3.VerilogHDL中，下列关键字可用于定义时序逻辑电路的是（）A.assignB.alwaysC.wireD.parameter4.下列变量类型中，只能用于组合逻辑电路、连续赋值语句的是（）A.regB.wireC.integerD.time5.FPGA配置方式中，由外部存储器主动给FPGA加载配置数据的模式是（）A.主模式（Master）B.从模式（Slave）C.JTAG模式D.串口模式6.时序逻辑电路中，建立时间（SetupTime）是指（）A.时钟信号到来前，数据必须稳定保持的最小时间B.时钟信号到来后，数据必须稳定保持的最小时间C.数据信号持续的最大时间D.时钟信号的最小高电平持续时间7.Verilog代码中，`timescale1ns/100ps的含义是（）A.时间单位100ps，时间精度1nsB.时间单位1ns，时间精度100psC.仿真时长1ns，步长100psD.延时1ns，精度100ps8.下列语句中，属于阻塞赋值的是（）A.a<=b;B.a=b;C.assigna=b;D.wirea=b;9.FPGA内部IOB模块的主要作用是（）A.存储配置数据B.实现片内逻辑运算C.完成芯片内外信号电平匹配与传输D.提供时钟资源10.状态机设计中，两段式状态机主要拆分的两部分是（）A.时序逻辑、组合逻辑B.输入逻辑、输出逻辑C.时钟逻辑、复位逻辑D.状态跳转、状态初始化11.下列不属于FPGA时钟资源的是（）A.PLLB.DLLC.BRAMD.全局时钟网络12.Verilog中，initial语句的执行特点是（）A.循环重复执行B.仅仿真初始时刻执行一次，综合无效C.硬件运行时持续执行D.可用于时序逻辑赋值13.同步复位电路的优势是（）A.响应速度更快B.不受时钟约束，随时复位C.时序稳定性好，避免亚稳态D.占用资源更少14.下列电路中，必须使用时序逻辑实现的是（）A.加法器B.译码器C.计数器D.数据选择器15.FPGA设计流程的正确顺序是（）A.代码编写→仿真→综合→布局布线→配置下载B.综合→代码编写→仿真→布局布线→配置下载C.仿真→代码编写→综合→布局布线→配置下载D.代码编写→综合→仿真→布局布线→配置下载二、填空题（本大题共10空，每空1分，共10分）1.FPGA的中文全称是________________________。2.VerilogHDL中，________赋值用于时序逻辑，________赋值用于组合逻辑。3.触发器的两大关键时序参数是建立时间和________。4.FPGA掉电后片内逻辑配置________（丢失/不丢失），因此需要外接配置芯片。5.三段式状态机分别为________、________、组合输出逻辑。6.全局时钟资源的作用是降低时钟________、减少时序抖动，保障高速电路稳定运行。7.Verilog中，________语句用于模块实例化端口的连续赋值，仅适用于组合逻辑。8.亚稳态产生的核心原因是数据信号不满足触发器的________时序要求。三、简答题（本大题共4小题，每小题5分，共20分）1.简述FPGA与传统单片机的核心区别。2.简述阻塞赋值和非阻塞赋值的核心差异及各自适用场景。3.简述同步复位与异步复位的区别及各自优缺点。4.简述FPGA设计中功能仿真和时序仿真的区别与作用。四、编程设计题（本大题共2小题，每小题10分，共20分）1.用VerilogHDL编写一个8位同步二进制加法计数器，要求包含同步高电平复位、时钟使能信号，输出计数结果。2.用VerilogHDL编写一个4路数据选择器，实现根据2位选择信号，选择对应4路8位输入数据输出。五、综合设计题（本大题1小题，20分）设计一个简易流水灯电路，基于FPGA实现8位LED流水灯功能，要求如下：1.系统时钟50MHz，实现1s切换一次灯态；2.包含同步高电平复位功能；3.灯效为单向循环流水（从最低位到最高位依次点亮，循环往复）；4.写出完整Verilog代码，并简要说明设计思路和分频原理。参考答案及详细解析一、单项选择题答案及解析1.C解析：FPGA为易失性器件，掉电后配置数据完全丢失，必须依赖外部Flash存储配置文件，上电后重新加载配置。2.B解析：CLB（可配置逻辑块）是FPGA核心基本逻辑单元，由查找表、触发器、多路选择器组成，实现各类逻辑功能。3.B解析：always块是时序、过程逻辑的核心关键字，assign用于连续赋值，wire、parameter为变量/参数定义关键字。4.B解析：wire为线网型变量，仅用于连续赋值的组合逻辑；reg为寄存器型，用于时序过程逻辑赋值。5.A解析：主模式下FPGA主动读取外部配置存储器数据；从模式由外部控制器加载数据，JTAG为调试下载模式。6.A解析：建立时间Tsu是时钟有效沿到来前，数据必须稳定的最小时间，保障触发器正确采样数据。7.B解析：timescale格式为【时间单位/时间精度】，该语句定义仿真基本时间单位1ns，最小精度100ps。8.B解析：=为阻塞赋值，顺序执行；<=为非阻塞赋值，并行执行，用于时序逻辑。9.C解析：IOB为输入输出缓冲单元，负责芯片引脚与内部电路的电平转换、信号缓冲、阻抗匹配。10.A解析：两段式状态机分为时序逻辑（状态寄存器更新）和组合逻辑（状态跳转判断、输出）两部分。11.C解析：BRAM为块存储器，属于存储资源；PLL、DLL、全局时钟网络均为FPGA专用时钟资源。12.B解析：initial仅在仿真启动时执行一次，无法综合生成硬件电路，仅用于仿真初始化。13.C解析：同步复位随时钟有效沿触发，时序同步性好，可有效规避亚稳态，时序稳定性优于异步复位。14.C解析：计数器需要存储状态、依赖时钟触发，属于时序逻辑；加法器、译码器、数据选择器均为组合逻辑。15.A解析：标准FPGA开发流程：代码编写→功能仿真验证逻辑→综合生成网表→布局布线优化时序→下载配置到芯片。二、填空题答案1.现场可编程门阵列2.非阻塞（<=）；阻塞（=）3.保持时间4.丢失5.时序状态跳转逻辑；组合状态判断逻辑6.延时7.assign8.建立保持三、简答题详细答案1.FPGA与传统单片机的核心区别（1）工作原理不同：单片机为串行指令执行架构，依靠CPU逐条执行程序代码实现功能；FPGA为并行硬件架构，直接通过硬件逻辑连线实现电路功能，多任务可并行运行。（2）实时性不同：FPGA无指令执行延时，响应速度快、时序精度高；单片机存在指令周期延时，实时性受限。（3）灵活性与资源不同：单片机适合控制类、低速复杂逻辑，开发简单；FPGA适合高速信号处理、时序严格、并行运算场景，可自定义硬件电路架构。（4）可编程特性不同：单片机为软件编程；FPGA为硬件重构编程，可反复修改硬件逻辑。2.阻塞赋值和非阻塞赋值的核心差异及适用场景（1）阻塞赋值（a=b）：顺序执行，当前语句执行完成后才会执行下一条语句，会阻塞后续代码执行。适用于组合逻辑电路，如译码器、加法器、数据运算逻辑。（2）非阻塞赋值（a<=b）：并行执行，所有同时钟沿的赋值语句同步执行，不会相互阻塞。适用于时序逻辑电路，如计数器、寄存器、状态机等需要时钟同步的电路。核心原则：时序逻辑只用非阻塞赋值，组合逻辑只用阻塞赋值，避免时序混乱、综合报错。3.同步复位与异步复位的区别及优缺点（1）定义区别：同步复位仅在时钟有效沿到来时响应复位信号；异步复位不受时钟约束，复位信号有效立即触发复位。（2）同步复位优点：时序稳定，与系统时钟同步，无亚稳态风险，时序收敛难度低；缺点：复位响应存在最多一个时钟周期的延时，紧急复位场景不适用。（3）异步复位优点：响应速度快，随时可复位，可靠性高；缺点：复位信号易受干扰，易产生亚稳态，时序约束难度大。4.功能仿真和时序仿真的区别与作用（1）功能仿真（前仿真）：不考虑FPGA器件的硬件延时、布线延时、时序误差，仅验证代码逻辑功能是否正确。作用：快速排查代码逻辑错误，验证电路功能是否符合设计需求，仿真速度快。（2）时序仿真（后仿真）：基于布局布线后的真实硬件参数，包含器件固有延时、布线延时、时钟抖动等真实时序参数。作用：验证电路在实际硬件运行中的时序稳定性，排查建立保持时间违规、时序冲突等问题，贴合真实硬件运行效果。四、编程设计题详细答案1.8位同步二进制加法计数器代码verilog

modulecnt8_sync(

inputclk,//系统时钟

inputrst_n,//同步高电平复位

inputen,//计数使能

outputreg[7:0]cnt_out//计数输出

);

//同步复位，时钟触发计数

always@(posedgeclk)begin

if(rst_n)begin//高电平复位，计数器清零

cnt_out<=8'd0;

end

elseif(en)begin//使能有效，计数累加

cnt_out<=cnt_out+8'd1;

end

elsebegin//使能无效，保持数值

cnt_out<=cnt_out;

end

end

endmodule代码说明：采用同步时序设计，时钟上升沿触发；高电平复位优先，使能信号控制计数启停，无使能时保持当前计数值，实现标准8位二进制累加计数。2.4路8位数据选择器代码verilog

modulemux4_8bit(

input[7:0]data0,//第0路输入数据

input[7:0]data1,//第1路输入数据

input[7:0]data2,//第2路输入数据

input[7:0]data3,//第3路输入数据

input[1:0]sel,//2位选择信号

outputreg[7:0]data_out//数据输出

);

//组合逻辑实现多路选择

always@(*)begin

case(sel)

2'b00:data_out=data0;

2'b01:data_out=data1;

2'b10:data_out=data2;

2'b11:data_out=data3;

default:data_out=8'd0;

endcase

end

endmodule代码说明：采用纯组合逻辑设计，适配所有输入变化；2位选择信号对应4路数据，default分支规避综合锁存器，保证电路简洁稳定。五、综合设计题详细答案（简易流水灯）1.设计思路系统输入50MHz时钟，时钟周期为20ns，需要计数分频得到1s延时。50MHz时钟计数50000000次即为1秒；通过分频计数器实现1s定时，定时时间到后移位更新LED状态，实现单向循环流水灯，搭配同步高电平复位，复位后LED初始状态为最低位点亮。2.分频原理：50MHz时钟频率f=50×10^6Hz，周期T=20ns，计数最大值N=50000000，计数满N次即延时1s，触发LED移位。3.完整Verilog代码verilog

moduleled_flow(

inputclk,//50MHz系统时钟

inputrst,//同步高电平复位

outputreg[7:0]led_out//8位LED输出

);

//定义分频计数器参数

parameterCNT_MAX=24'd50000000;

reg[23:0]cnt;

//1s分频计数逻辑

always@(posedgeclk)begin

if(rst)begin

cnt<=24'd0;

end

elseif(cnt==CNT_MAX-1'd1)begin

cnt<=24'd0;

end

elsebegin

cnt<=cnt+1'd1;

end

end

//LED流水移位逻辑

always