半导体器件物理 课件 -第6章 三维新型器件

半导体器件物理第六章三维新型器件6.1多栅晶体管工作原理6.2FinFET与GAAFET6.3新型三维堆叠器件6.4新材料与新原理器件6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件6.1.2理想对称双栅MOS电容6.1.3理想双栅器件电流电压方程6.1.4非理想双栅器件工作特性6.1.5围栅器件工作原理6.1多栅晶体管工作原理随着集成电路的特征尺寸不断微缩，传统的平面沟道型MOSFET受到短沟道及其它二级效应的影响难以保持正常的I-V特性。在22nm及更小的技术节点下，人们引入新结构的三维沟道型MOSFET，例如双栅或三栅鳍型场效应晶体管（FinFET）、围栅场效应晶体管（GAAFET）等来提高栅极对沟道的控制能力，从而抑制短沟道及其它二级效应对器件性能、功耗及电路能耗的影响。

本章介绍理想双栅与围栅器件的基础概念、工作原理及特殊效应，对比典型FinFET与GAAFET的基本结构、电学特性与演变过程，并进一步介绍新型垂直三维堆叠互补场效晶体管（CFET），以及新材料与新原理器件的相关知识。6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件一、集成电路持续微缩挑战集成电路早期特征尺寸主要指的是MOSFET的栅长（或沟道长度，L），后来演变成为关键工艺尺寸的特征表示。如今已经发展到数nm阶段。常常用来表示每一代集成电路的主要技术特征，称为技术节点。集成电路特征尺寸减少会显著提升芯片中MOSFET集成数目，也会带来更为严重的短沟道效应，从而导致晶体管及芯片整体功耗的急剧增加，严重限制了集成电路的高性能应用可能。集成电路中MOSFET的关键性能参数包括开态电流（Ion）和关态电流（Ioff）。1.微缩趋势与功耗挑战6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件一、集成电路持续微缩挑战Ioff代表器件关态泄漏电流，即VGS=0时的ID；Ion为器件开态时工作（驱动）电流，即VGS=VDS=VDD时的饱和ID。Ion的大小对晶体管和集成电路的开关与驱动性能具有决定性影响；Ioff决定了集成电路的整体静态功耗。随着特征尺寸的持续减小，单个MOSFET的I-V亚阈值开关特性严重退化，Ioff不断增加，导致集成电路静态漏电的急剧上升，产生关键性的功耗挑战。6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件一、集成电路持续微缩挑战Ioff与Vth及SS有着密切关系；器件微缩后，由于短沟道效应影响所带来的阈值漂移以及SS的退化（数值增加）将导致Ioff指数级剧烈增加，从而迅速突破集成电路的功耗限制。2.关态电流与Vth关系6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件一、集成电路持续微缩挑战平面MOSFET在栅长微缩过程中的短沟道效应主要表现为Vth的漂移和漏致势垒降低（DIBL）。而Vth的漂移（ΔVth）包含由短沟道效应和DIBL所导致的阈值漂移（ΔVth(S)和ΔVth(DIBL)）。3.短沟道效应与Vth漂移关系Vth

=

Vth（L）-（Vth（S）+Vth（DIBL））通常随着器件栅长减少，Vth的漂移将更为显著。6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件一、集成电路持续微缩挑战随着晶体管特征尺寸越小，短沟道效应与DIBL效应越强，载流子从源到漏漂移运动的势垒越低，阈值漂移幅度更大，MOSFET将产生更大的Ioff，从而引起集成电路功耗与开关特性的急剧退化。3.短沟道效应与Vth漂移关系短沟道效应与DIBL对传统MOSFET沟道内部的载流子能带势垒和Ioff产生重要影响。6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性MOSFET中短沟道效应与DIBL对沟道内部载流子传输的影响可以用“静电完整性”（EI）来表示，它取决于器件的几何形状，也是一种衡量漏极电场影响器件沟道的方式。1.沟道静电完整性依据电压掺杂转换模型，得到平面器件中ΔVth(S)和ΔVth(DIBL)与EI的经验公式。EI越大，由这些非理想因素引起的阈值漂移幅度越大。通过改变器件的关键工艺参数，例如减少tox与xj，增加沟道浓度降低tdep，可以降低EI数值，提升沟道静电势完整性，从而削弱短沟道效应和DIBL对MOSFET在短沟道下的阈值漂移与Ioff增加的影响。6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性减少EI数值的另外一个途径是通过MOSFET结构的改变来实现。传统平面MOSFET是基于体Si衬底的单栅器件。首先是在平面单栅器件中引入SOI（SilicononInsulator，绝缘体上Si）衬底结构来取代传统体Si衬底作为器件沟道。通过SOI顶层Si沟道物理厚度（tSi）的限制将体Si衬底上的tdep限制到较薄的tSi上，由此降低EI数值，提升器件沟道的静电完整性。2.全耗尽SOI器件6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性短沟道下，单栅平面器件沟道内部的电力线远离栅电场有效控制表面，易受到漏电场直接影响，产生短沟道乃至穿通效应。2.全耗尽SOI器件6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性SOI器件在其表面是一层较薄的Si沟道（厚度为tSi），次表面是物理绝缘的埋氧层（BOX）。BOX有效截断了沟道内部的分散电力线分布，从而提升了静电完整性，削弱了短沟道效应。依据表面Si沟道与BOX的不同厚度，可以将SOI器件分为部分耗尽（PD）SOI器件、全耗尽（FD）SOI器件以及超薄体（UT）SOI器件。一般的，随着tSi与BOX厚度变小，与平面器件的表面耗尽状态不同，该SOI器件阈值开启前的沟道电势越易处于全部耗尽状态，常称为全耗尽器件，能更有效抑制SCE。2.全耗尽SOI器件6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性进一步的在SOI的BOX中引入第二个栅极，实现上下两个栅电极对同一沟道的共同控制，由此可以大幅抑制远离栅电场的分散及漏场电力线分布，显著提升了对SCE与DIBL的抑制能力，减少了短沟道下阈值漂移程度，并降低了亚阈值漏电流。这种新结构器件被称为双栅MOSFEF（DGMOSFET）。3.双栅器件6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性单栅、SOI和双栅器件的EI因子分别为3.双栅器件相同tSi与tox条件下，双栅器件的EI数值相比SOI器件的进一步减少，意味着具有更好的沟道静电完整性和栅控能力，从而具有更强的针对SCE与DIBL效应的抑制能力，可以更好地降低Ioff。6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性双栅器件依据沟道导电方向与双栅电极的空间分布位置，分为横向沟道上下双栅（顶栅与底栅）、横向沟道侧面双栅、垂直沟道左右双栅等器件结构。3.双栅器件这些结构中，沟道一般是呈三维（3D）立体形貌，所以也称为立体沟道双栅器件。横向沟道上下双栅晶体管在底栅电极制造工艺上存在较大挑战；横向沟道侧面双栅晶体管与传统平面晶体管制造工艺相对兼容，是被广泛实际应用的双栅器件结构；垂直沟道双栅晶体管存在较大制造工艺挑战，一般应用于特殊场景。6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性在双栅基础上进一步发展形成了三栅（TG）、四面栅、围栅（GAA），以及Π型栅、Ω栅等新型栅极结构，统称为立体多栅器件。4.立体沟道多栅器件其中沟道衬底分为体硅和SOI两种。体硅三栅FinFET与围栅GAAFET是实际应用中最主要器件类型。体硅多栅器件需要进行器件间隔离。并且随着栅极数目增加，抑制趋势进一步提升。这也是集成电路微缩过程中需要从平面器件发展演变到三维立体多栅器件的根本原因。6.1多栅晶体管工作原理6.1.1从平面到立体多栅器件二、器件结构演变与静电完整性相同Si沟道厚度下，随着栅极数目的增加，栅长缩减下产生的晶体管阈值电压漂移幅值显著降低，表明多栅器件比单栅器件具有更优越的针对短沟道效应与DIBL等微缩二级效应的抑制能力。4.立体沟道多栅器件导电Si沟道厚度为tSi，存在上下两个对称栅极（常称为顶栅和底栅），且拥有公共栅电压VGS，其栅氧化物厚度均为

tox。垂直于栅Si/SiO2界面的一维电势用ϕ(x)表示。其中，

ϕ0代表沟道中心点（x=0）的电势，而

ϕ(x=±tSi/2)是代表上下2个界面的电势，也就是表面势ϕs。6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容一、双栅MOS电容内部电势采用一维MOS电容来研究表面沟道的载流子电荷与电势变化规律。先定义一个理想对称双栅MOS电容如图所示。1.一维沟道电势6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容一、双栅MOS电容内部电势假设半导体Si沟道为均匀轻掺杂P型衬底，只考虑受主杂质电荷（NA或者

NB）和少数载流子n(x)的影响，可以将双栅MOS电容的一维泊松方程简化为1.一维沟道电势6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容一、双栅MOS电容内部电势从沟道中心点

x=0沿着tSi方向求解x某点的电势分布对于0≤x≤tSi/2，使用“+”符号；对tSi/2≤x≤0，使用“-”符号。进一步化简得到理想双栅MOS电容中沟道静电势

φ(x)的一般表达式沟道电势ϕ(x)和沟道中心电势ϕ0有着密切的关系。6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容一、双栅MOS电容内部电势假设半导体Si沟道为均匀轻掺杂P型衬底，只考虑受主杂质电荷（NA或者

NB）和少数载流子n(x)的影响，可以将双栅MOS电容的一维泊松方程简化为2.表面势与表面电荷6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容一、双栅MOS电容内部电势在x=±tSi/2处，ϕ(x)=ϕs且−dϕ/dx=Es（表面电场），所以2.表面势与表面电荷依据高斯定律得到Qs=ε0εsiEs，因此该式适用于双栅MOS电容的所有工作区域。“+”表示积累时的表面电荷为正，“−”表示耗尽和反型时的表面电荷为负6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容一、双栅MOS电容内部电势依据一般表达式求得表面电势ϕs(x=±tSi/2)3.栅极偏压方程在Si/SiO2界面处应用高斯定律，并求解泊松方程6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容一、双栅MOS电容内部电势将表面势定义式代入并化简整理得到理想双栅MOS电容的栅偏压耦合方程。3.栅极偏压方程利用上述式子可以求解双栅MOS电容中任意位置的ϕs和ϕ0。但是求解过程极为复杂，需要借助数值计算来求解。6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容一、双栅MOS电容内部电势一种双栅MOS电容的静电势ϕ(x)和反型载流子浓度n(x)沿沟道垂直位置方向的数值解如图所示3.栅极偏压方程对于三种不同的ϕ0值，电容Si沟道中的ϕ(x)和n(x)呈现明显不同的分布曲线。ϕ0较小时，ϕ(x)和n(x)在整个沟道区域均匀分布；随着ϕ0不断增加，ϕ(x)和n(x)整体增加，

尤其是在双栅Si/SiO2界面附近增加更为显著。6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容二、双栅MOS体反型沟道与阈值电压对于轻掺杂的衬底，ϕFP≈0，并且在反型区，表面体电荷QB<<Qn。由栅极偏压方程可以得到理想双栅MOS电容中反型区ϕs和VGS及Qn的近似关系式1.体反型沟道弱反型时，Qn很小。根据ϕs定义式，可得到ϕs≈ϕ0。因此依据偏压方程近似关系式，在弱反型区域，ϕs和ϕ0都紧随VGS的变化而变化，沟道静电势从表面到中心都处于基本相等状态。此时，可认为在栅极下方整个超薄Si沟道全部处于反型或耗尽状态，被称为双栅MOS电容的沟道体反型或者全耗尽。6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容二、双栅MOS体反型沟道与阈值电压随着VGS的进一步增加，ϕs将同步增加，且Qn指数性增加。大量Qn屏蔽了从Si沟道中心到栅极的电场影响，ϕs和ϕ0之间开始解耦，ϕ0将达到饱和，即ϕ0(sat)2.阈值电压ϕs可继续增加，且ϕs>>ϕ0时，忽略exp(ϕ0/(kT/q))项，得到强反时的栅偏压方程。6.1多栅晶体管工作原理6.1.2理想对称双栅MOS电容二、双栅MOS体反型沟道与阈值电压将双栅MOS电容的Vth定义为使得沟道中心势达到饱和时，即ϕ0=ϕ0(sat)时的栅极电压VGS，则得到该电容的阈值电压表达式2.阈值电压相比传统单栅MOS电容，理想对称双栅MOS电容的阈值电压定义存在明显不同。该Vth主要和平带电压有关，而对于VGS和tox、NB、环境温度及tSi不敏感。因此传统阈值调控手段在理想双栅器件中难以应用，需要通过调节金属栅功函数，即平带电压来实现，这是多栅器件与单栅器件在工作原理上的主要不同点之一。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程一、理想器件结构与近似假设一个理想双栅长沟器件导电截面结构如图所示。假设沟道是均匀轻掺杂P型Si，且tSi<<L。1.理想双栅器件结构以源极为电压参考端(VS=0)，上下双栅电极由一个共同栅源电压VGS控制。忽略栅极与衬底漏电流。应用上一节双栅MOS电容理论。仅考虑双栅器件工作在理想的沟道全耗尽或者体反型状态，不考虑Si沟道厚度较大时上下独立表面沟道的工作状态。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程一、理想器件结构与近似假设为得到理想长沟道双栅器件的电流电压方程，需要提前进行一些简化假定：2.器件工作近似假设假设沿着沟道方向的电场Ey变化远小于垂直电场Ex的相应变化，即为缓变沟道。假设器件中只有少数载流子对器件沟道电流ID有贡献。假设工作时器件沟道中载流子输运没有产生和复合，任意处ID大小恒定。假设载流子只沿着沟道方向运动，在栅极垂直方向无运动，即dϕn/dx=0。假设沟道载流子迁移率μs是一个常数。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程二、连续性电流-电压方程依据MOSFET一般工作原理，得到理想双栅器件漏极电流表达式1.理想双栅器件沟道电流沟道中任意点y处的反型载流子浓度为此处反型电荷总量为从y=0到y=L沿着沟道长度对方程进行积分，得到ID的表面电势的表达式6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程二、连续性电流-电压方程考虑器件沟道中横向压降V(y)，参考双栅MOS电容沟道电势方程得到2.理想双栅器件沟道电势在界面处得到表面势为因为ϕ(x,y)是复杂的对数余弦函数，且参量ϕ0和所求函数ϕs有耦合关系，求解ϕs与VGS关系极为复杂，需要引入其它参量进行简化。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程二、连续性电流-电压方程预先推导一个表面电势函数，并引入一个变换变量η[V(y)]2.理想双栅器件沟道电势参考双栅MOS电容使用高斯定理计算表面电势，代入η参量，得到理想双栅器件的栅极偏压方程，也就是VGS与沟道电势Vch(y)间的关系函数f(η)式中，m≡εsitox/εoxtsi为体因子6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程二、连续性电流-电压方程利用偏压方程得到以参量表示的一般理想双栅器件连续性电流-电压方程3.连续性电流电压方程ηs和ηd分别是源端V(y)=0和漏端V(y)=VDS时的η值，依据f(η)方程确定。该方程所获得的ID表达式是连续性的，可以描述双栅器件所有工作区域（线性、饱和和亚阈值）的转移和输出I-V变化关系。该方程的解析计算结果（实线曲线）与二维数值仿真结果（空心圆圈）高度一致。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程三、分段式电流电压方程利用连续性电流-电压方程外推可以得到理想双栅器件阈值电压表达式1.器件阈值电压定义器件阈值主要取决于沟道中心电势V0。方程中右侧第二项是次级效应，影响较小（~50mV）；而参数V0和m中都包含了tSi的影响，并且在分子和分母中都有存在相互抵消效应，因此，从电流-电压方程导出的理想双栅器件Vth近似与tSi无关，和理想MOS电容导出的结论类似。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程三、分段式电流电压方程在线性或高于阈值电压区域，ID>0；因此，f(ηs),f(ηd)>>1且ηs=ηd~π/2。因此，化简连续性方程可以得到线性区的双栅器件电流-电压方程2.线性区漏极电流其电流-电压表达式与平面器件的表达式类似，但是因为存在两个栅电极，多了一个因子“2”。该表达式对于VDS<VDS(sat)是有效的。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程三、分段式电流电压方程在饱和区，VDS(sat)=(VGS−Vth)，且dID(sat)/dVGS=0。因此，ID>0；在源端，ηs约等于π/2和f(ηs)>>1。化简得到饱和区的双栅器件电流-电压方程3.饱和区漏极电流该表达式表明饱和ID随着VDS增加呈现先增加后趋近饱和的趋势，这与传统平面MOSFET所在饱和区保持电流恒定的理想表达式形成明显区别。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程三、分段式电流电压方程在亚阈值区，f(ηs),f(ηd)~1。化简得到亚阈值区的双栅器件电流-电压方程4.亚阈值区漏极电流ID(sub)类似于使用扩散电流在y轴上微分导出的表达式，形式上和平面器件类似。ID(sub)与tSi成正比；因此减少tSi对抑制器件的亚阈值漏电是一种有效方法。ID(sub)与Cox无关，这是体反型双栅器件的独特表现。相比ID(sub)，理想双栅器件线性区和饱和区ID与Cox成正比，且和tSi无关。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程三、分段式电流电压方程综合得到分段式双栅器件电流-电压方程5.分段方程与亚阈值摆幅可以快速分析理想长沟道双栅器件的电流-电压关系。6.1多栅晶体管工作原理6.1.3理想双栅器件电流电压方程三、分段式电流电压方程利用该方程得到理想双栅器件的亚阈值摆幅(SS)5.分段方程与亚阈值摆幅可以得出，理想双栅器件的最小SS值在室温下约为60mV/dec，十分接近热力学极限，表明双栅器件相较于平面器件具有天然的优越栅控能力与开关特性。此外，由于理想双栅器件的亚阈值区ID与Cox和耗尽电容无关，因此SS不像平面器件中那样强烈依赖于体因子m，而基本固定在极限值附近。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性一、中心势表达的短沟道双栅器件随着沟道长度缩减，短沟道效应同样会对实际双栅器件的电流-电压特性产生重要影响，包括Vth漂移、SS增加、DIBL、载流子迁移率降低、漂移速度饱和与量子力学作用，及由于立体沟道结构产生的特殊寄生电阻和电容等非理想效应。1.沟道电势。短沟道效应来源于器件中漏极与源极区域接近所产生的沟道二维静电势效应，漏极电场横向延伸影响源极处的载流子漂移势垒，从导致器件阈值漂移和SS退化。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性一、中心势表达的短沟道双栅器件有多种方法来表征或预测双栅器件中沟道二维静电势变化情况，一种常用方法是假设垂直于Si/SiO2界面的静电势是抛物线函数，然后以此化简求解二维泊松方程。1.沟道电势通过这种方法，可以将短沟道双栅器件的静电势完整性抽象为一个特征参数，称为自然长度或尺寸微缩长度(λ)，它表征了漏极电场延伸到沟道内部的横向扩展程度，也称为特征场穿透长度，代表了引起双栅器件中短沟道效应的强弱可能程度。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性一、中心势表达的短沟道双栅器件一个短沟道共栅双栅器件结构如图所示。此处，在x=0时，电势ϕ(0,y)=ϕs(y)，为表面电势；在x=tSi/2时，电势ϕ(tSi/2,y)=ϕc(y)是沟道中心电势。1.沟道电势源端电势为ϕs，漏端电势为ϕd；沟道内部横向电场为Ey(y)，纵向垂直电场为Ex(x)。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性一、中心势表达的短沟道双栅器件在亚阈值区Qn<<QB，导出双栅器件二维泊松方程1.沟道电势假设垂直于沟道长度（x方向）的ϕ(x,y)呈抛物线分布，求解得到短沟道双栅器件沟道中任意点(x,y)处的二维电势表达式6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性一、中心势表达的短沟道双栅器件双栅器件中沟道中心离栅极最远，因而栅极控制最弱。因此，沟道中心处的电势ϕc(y)与双栅器件中的短沟道效应最相关。2.自然微缩长度代入边界条件，推导出ϕc(y)和ϕs(y)之间的关系6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性一、中心势表达的短沟道双栅器件代入得到沿沟道方向用ϕc(y)表示的的一维泊松方程2.自然微缩长度其中，该方程包含特征参数λ，被称为双栅器件的自然微缩长度。方程描述了短沟道双栅器件中沟道中心电势受到漏极横向电场的影响情况。为抑制横向电场影响，λ数值一般要越小越好。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性一、中心势表达的短沟道双栅器件对于一个理想的长沟道双栅器件，其漏极横向电场（偏压）对沟道中心电势影响较小，满足如下关系：d2ϕc(y)/dy2=dEc(y)/dy≈02.自然微缩长度若假设满足理想长沟道器件工作条件的源端沟道中心电势ϕc(y)为ϕcsL。根据前述方程，可得到非理想短沟道双栅器件中等效理想长沟道器件的源端沟道中心电势表达式由此可见，λ越小，意味着短沟道双栅器件沟道中漏极电势沿y方向的横向穿透范围越小，对源端电势的影响更小。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性二、表面势表达的短沟道双栅器件假设双栅器件沟道中内部电场是线性变化，可构成由Ey与Ex构成的矩形微区域。在此区域运用高斯定律，代入二维电势泊松方程，化简得到用ϕs(y)表示的的一维泊松方程1.沟道电场这里，λ也称为特征长度，方程描述了短沟道双栅器件中沟道表面电势受到漏极横向电场的影响情况。λ推导方式不同，导致表达式与前述不同，同样越小越好。其中，6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性二、表面势表达的短沟道双栅器件代入理想长沟道中心电势的ϕcsL条件，可得到短沟道非理想双栅器件的表面势ϕs(y)一维泊松方程2.表面电势已知边界条件，源极和漏极两端的表面电势分别为ϕs0=Vs+Vbi和ϕsL=VDS+Vbi。然后，代入一维方程得到ϕs(y)表达式。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性二、表面势表达的短沟道双栅器件将ϕs(y)表达式代入ϕs(y)与ϕc(y)关系式中，可以得出此处非理想双栅器件沟道中心电势的表达式2.表面电势式中，y=0与y=L可以分别得出源端和漏端电势表达式。同时，对于长沟道双栅器件(L>>λ)，忽略sinh项，得出ϕc(y)接近理想的ϕcsL；而对于短沟道双栅器件（L与λ相当），ϕc(y)将明显大于ϕcsL，可引起明显的器件特性变化。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性二、表面势表达的短沟道双栅器件一般的，MOSFET阈值电压定义为表面电势ϕs(y)进入到强反转状态的栅极电压。此时ϕs(y)被表示为ϕst(y)。通过上述表面电势一维泊松方程可以得出ϕst(y)表达式。2.表面电势该方程描述了非理想双栅器件中，由于短沟道效应影响所导致的阈值漂移与沟道长度的依赖关系，以及与漏极电压VDS的依赖关系。显然，沟道长度L越小（L/λ越小），VDS越大，阈值漂移更显著。非理想短沟道双栅器件相对理想长沟道双栅器件的阈值电压漂移量（ΔVth）等同于强反型开始时的ϕc(y)的差异。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性三、双栅器件短沟道效应阈值漂移短沟道效应引起的阈值漂移包括由栅长微缩引起的短沟道阈值漂移（ΔVth(S)）和DIBL引起的阈值漂移（ΔVth(DIBL)）。1.短沟道阈值漂移由此可见，λ及λ/L越小，ΔVth(S)越小。此外，λ取决于栅氧化物厚度tox和Si沟道厚度tSi。因此，适当选择tox和tSi可以减少非理想双栅器件的短沟道效应影响。此处忽略漏极电压影响（VDS≈0），且将源端沟道中心理想电位ϕcsL视为源端表面电位ϕst（≈Eg/2q），代入化简得到6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性三、双栅器件短沟道效应阈值漂移短沟道双栅器件同样随着VDS的增加，引起源端势垒高度降低会导致Vth的减小。2.DIBL效应可见，VDS越大，由DIBL引起的阈值漂移更显著；同样的，λ及λ/L越小，由DIBL引起的阈值漂移效应更小，也需要适当选择tox和tSi来抑制。在高漏极偏压条件下，VDS>>2(Vbi−ϕcsL)，代入化简得到结论：由此可见，λ可用来评估或预测双栅、多栅或者其他新结构MOSFET的微缩潜力。为了有效控制短沟道效应，在实际双栅器件其沟道长度L须要是自然长度λ的3-5倍以上。同时，也可用来估算器件中避免短沟道效应的最大Si沟道厚度和栅介质厚度。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性四、双栅器件量子力学效应双栅或者多栅MOS器件中要求L>>λ，随着L微缩将导致沟道厚度接近数nm范围。1.载流子体反型影响因而导电硅沟道中所形成能带和电子分布，与经典理论中预测的有很大不同。特别是，双栅和多栅器件的载流子反型层不再局限在沟道的表面，在远离Si/SiO2界面的沟道中心处也处于反型状态，使得沟道处于体反型状态。在这种情况下，在双栅器件中“沟道”中的电子（假设N沟道器件）形成了2DEG，或者在多栅（三栅、四栅或者围栅）器件中形成了一维电子气。低电场下，双栅器件中也会出现这种反型层电荷量子化分布的量子力学（QM）效应。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性四、双栅器件量子力学效应体反型意味着双栅器件中反型载流子分布约束来自沟道内部或者中心，而不是传统的由界面电场决定。其本质上是一种双栅器件QM效应，可由薛定谔方程和泊松方程的自洽解进行预测。1.载流子体反型影响双栅器件不同tSi条件下的沟道电子浓度分布如图所示。由于体反型，在较薄的Si沟道中心得到较高的电子浓度。超小的tSi情况下（10~5nm）会出现中心电子浓度远超经典预测数值的现象。极小tSi下（~3nm）受到量子态密度数量影响，会急剧减少。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性四、双栅器件量子力学效应较小tSi的双栅器件中，由于大部分载流子偏于沟道中心分布，内部输运的载流子相比传统表面反型层中的经受更少的表面散射，且由于QM效应导致声子散射削弱，因此出现迁移率明显增加现象。2.迁移率影响较大tSi双栅器件中，难以出现体反型，迁移率主要受到表面散射影响，和传统一致。极小tSi下（<5nm）双栅器件中，即使体反型分布的载流子因与上下界面过于接近从而重新导致表面散射增强，会引起载流子迁移率的再次显著下降。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性四、双栅器件量子力学效应依据经典器件理论，FDSOI器件的Vth会随着tSi减小而减小，这是由于体耗尽电荷随之减小的缘故。然而在理想双栅器件中，受到体反型影响，反型电子电荷远大于体电荷，Vth与tSi基本无关。3.阈值电压影响此外，由于体反沟道的强烈QM效应，载流子分布的导带明显分裂，亚带的最小能量随着tSi的减小而增加，同样需要更大栅极电压来实现强反开启。若考虑QM效应，较小tSi的体反沟道中其整体电子浓度增加，双栅器件达到强反开启状态的反型载流子浓度必须高于经典物理学所预测数值。因此，所需电位ϕ必须高于传统的2ϕFP。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性四、双栅器件量子力学效应理想双栅器件中将较薄体反沟道处理成为为一个势垒无限高的势阱，可以计算出因为QM效应的反型载流子增加量以及最小亚带能量增加量。3.阈值电压影响再采用传统的Qn与Qs及ϕs的关系来近似导出包含QM效应的双栅器件Vth表达式。表达式的第二、三项代表沟道中考虑量子效应的强反电势ϕs及带间增加量，它们与tSi均成反比。所以双栅器件中tSi越小，由QM效应所引起的Vth增量越大。6.1多栅晶体管工作原理6.1.4非理想双栅器件工作特性四、双栅器件量子力学效应双栅器件由于QM效应，大部分载流子分布从Si/SiO2界面向沟道内部偏移。因此，导致反型层厚度增加，引起栅电容降低，促使栅介质的等效氧化物厚度（EOT）增加，这影响了双栅器件电流-电压方程中的结构参数m。4.器件漏电流影响同时，由于QM效应导致的EOT增加，将使得双栅器件的实际漏极电流相对理想电流数值降低，其幅值取决于氧化物厚度tox和由沟道中QM效应引起的等效反型层厚度增加量的相对大小。6.1多栅晶体管工作原理6.1.5围栅器件工作原理一、理想围栅器件理想双栅器件工作理论是所有立体沟道多栅器件工作原理的理论基础。基于前述分析，主要是在沟道中心引入中心电势，以及特征长度λ来推导双栅器件的内部电势分布、阈值电压以及不同工作区域的I-V方程等。该方法同样适用于多于两个栅极的多栅器件。推导三栅/四栅/围栅等多栅器件结构的λ，需要求解三栅或四栅乃至围栅器件的泊松方程，通常难以获得解析解。目前常用的替代方法是基于双栅器件理论和方程，引入一个修正参数来进行相似推导以获得其他多栅器件的λ，从而代入相应的阈值电压定义和电流-电压方程中以获得较为精确的求解。6.1多栅晶体管工作原理6.1.5围栅器件工作原理一、理想围栅器件为所有多栅器件定义的统一特征长度（λc）的紧凑形式如下。Λ为栅极类型的控制参数；λHSi为新引入的在硅膜沟道z方向的特征长度，同样运用类似双栅器件的方法近似获得。当Λ=0时，λc=λ，代表双栅器件的特征长度；当Λ=1/2时，代表三栅器件的特征长度；当Λ=1时，代表四栅或者围栅器件的特征长度。6.1多栅晶体管工作原理6.1.5围栅器件工作原理一、理想围栅器件不同栅极器件λc定义如图所示由此可见，在同等tox与tSi下（一般情况下HSi>>tSi），更多栅极器件的λc更小，由此表现出更优越的短沟道效应控制能力，从而具有更强大的MOSFET尺寸微缩潜力。6.1多栅晶体管工作原理6.1.4围栅器件工作原理二、圆柱形围栅器件工作特性围栅器件是特殊的四面栅器件，通常为圆柱形沟道（半径r），也称为纳米线围栅器件（NWGAAFET），具有最佳的栅控能力。可以运用上面通用的双栅器件理论进行表述，也可以运用特殊的柱坐标来分析。考虑如图所示的圆柱形围栅器件理想结构，其沟道导电方向为y轴，以沟道中心线为圆点形成垂直于沟道到围栅界面的半径r方向；假设沟道衬底为轻掺杂的受主掺杂NA。6.1多栅晶体管工作原理6.1.4围栅器件工作原理二、圆柱形围栅器件工作特性在柱坐标下求解二维泊松方程，得到代入边界条件，得到柱坐标下理想围栅器件的沟道静电势表达式其中，ϕc(y)为圆柱形沟道中心电势。6.1多栅晶体管工作原理6.1.4围栅器件工作原理二、圆柱形围栅器件工作特性在圆柱形沟道中心，即r=0条件下求解泊松方程得到其特征长度为同等tox与tSi条件下，围栅器件的λ相比双栅器件的λ更小，具有更好的微缩潜力。利用四面栅器件的特征长度λc方程，并设HSi=tSi，当tox<<tSi/2时，特征长度表达式可以简化为6.1多栅晶体管工作原理6.1.4围栅器件工作原理二、圆柱形围栅器件工作特性运用柱坐标来分析体反型圆柱形沟道内部电势情况。氧化层上的压降表达式为利用传统理想MOS器件的强反型阈值定义，就得到柱坐标下阈值电压表达式相比上一节基于双栅器件理论推导的阈值电压表达式更为简洁，但因为忽略了体反型沟道中心势对表面势的影响而存在一定偏差，其数值相对实际更大。当tox<<tSi/2时，阈值方程可简化为6.1多栅晶体管工作原理6.1.4围栅器件工作原理三、非圆柱形围栅器件工作特性圆柱形围栅器件导电性能较弱，出现了另外一类围栅晶体管，即非圆柱形纳米片（NS）围栅晶体管，也称为NSFET。这种围栅器件，可以近似看成一个双栅器件加一个圆柱形围栅器件的并联。Vth(DG)和Vth(CYL)分别是双栅器件和圆柱形器件的阈值电压，可采用强反型近似阈值定义，也可以采用上一节双栅器件的中心势阈值定义。阈值电压可近似用沟道周长归一化的双栅和圆柱形围栅器件阈值电压之和估算6.1多栅晶体管工作原理6.1.4围栅器件工作原理三、非圆柱形围栅器件工作特性该方法也可推广到纳米片沟道两端不是圆柱形而是长方形沟道截面的情况。此时，整个纳米片围栅器件可以看作是一个双栅器件和两个三栅器件的并联当WDG>>tSi时，纳米片围栅器件更接近一个双栅器件；当WDG与tSi相当时，纳米片围栅器件更接近一个理想的圆柱形或者四面围栅器件。因短沟道与DIBL效应产生的阈值漂移情况也可采用类似方法处理，得到为注意，上述分析方法仅针对全耗尽纳米片围栅器件，对于非耗尽沟道并不适用。6.1多栅晶体管工作原理6.1.4围栅器件工作原理三、非圆柱形围栅器件工作特性从上面分析可以看出，纳米片沟道围栅器件两端沟道形貌，从圆柱形变化到长方形，对器件特性有较大影响。定义一个方形沟道的圆角半径rc。如图所示，在WDG和rc比较接近时，随着rc的变化，纳米片围栅器件的沟道电导与阈值电压漂移产生明显变化。当rc越小，越接近方形时，沟道导电容易出现不同电导(dID/dVGS)峰值的情况，且Vth漂移越明显，这种效应称为纳米片围栅器件的圆角效应（CornerEffect）。6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构6.2.2FinFET与GAAFET的工作特性6.2.3FinFET与GAAFET的漏电特性6.2.4FinFET与GAAFET的寄生效应6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构一、沟道结构与有效宽度体Si单栅平面晶体管是集成电路的基本器件结构，在其特征尺寸不断微缩的过程中，更多的栅极对沟道内部静电势的调控作用将产生更优越的短沟道抑制效果。早期双栅器件研究是构建于SOI衬底上的双栅FinFET，后来在22~14nm技术节点发展到体Si衬底上的三栅FinFET(Tri-GateFinFET)，成为了集成电路制造的主流器件结构，一直微缩到3nm节点附近。随着短沟道效应日趋严重，3nm节点以下的晶体管结构将进一步向更多栅极乃至全环绕硅膜沟道的围栅器件发展。6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构一、沟道结构与有效宽度三种最典型的器件(平面单栅器件、三栅FinFET与GAAFET)在集成电路实际制造中的基本结构。三种结构中，除了控制沟道数目的栅极数目增加，沟道形貌也从平面转变成了立体沟道；在同样的器件宽度下有效沟道宽度(Weff)进一步增加，由此增强器件的驱动电流。TNS6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构一、沟道结构与有效宽度有效沟道宽度(Weff)定义为多栅器件导电沟道的周长。平面MOSFET和FinFET的Weff分别表示为：平面器件中，WPlanar

为沟道宽度；FinFET中，沟道是立体鱼鳍形，称为Fin沟道。HFin

为Fin沟道的纵向高度，WFin

为Fin沟道的宽度。在同样的器件平面投影宽度下，FinFET可以提供更大的有效沟道宽度，并在WFin

不断减小下，持续增加驱动特性且保证器件的栅控能力。6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构一、沟道结构与有效宽度GAAFET

的Weff分别表示为：Nstack

代表在垂直方向上的Si沟道堆叠层数，GAAFET通过多层堆叠沟道来获得更高性能。每一层Si沟道关键厚度为tSi，且tSi<<L，满足理想多栅器件体反型工作条件要求，遵循多栅器件的工作原理。GAAFET根据单层沟道形貌又可分为NWFET与NSFET两种类型。纳米线器件中NW沟道的宽度和厚度基本相同，即为tSi，且数值相对较小(<10nm)。纳米片器件中，WNS代表NS沟道的宽度，TNS

代表NS沟道的厚度，也就是理想tSi，并且，WNS>>TNS，一般WNS

的数值较大(>10nm)。6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构一、沟道结构与有效宽度FinFET相比平面器件，由于从平面沟道到立体硅Fin沟道的变化，获得了约4倍的Weff增加。NSFET在较宽WNS

下，通过垂直堆叠3层沟道，相比FinFET获得约2倍Weff增加。NWFET由于较小的横向沟道尺寸，其Weff相比于FinFET有所下降。所以，NSFET不仅可以获得理想围栅结构优越的栅控特性，还可以提供更高的器件驱动电流，由此成为了下一代集成电路的主要晶体管结构。6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构二、器件结构形成工艺立体沟道多栅器件结构相对复杂，FinFET与GAAFET的制备工艺也变得相对复杂。采用图形化转移技术形成三维SiFin阵列，然后在Fin两侧形成浅沟槽隔离的氧化物结构，最后形成高k金属栅的FinFET沟道结构。Fin与Fin之间通过绝缘介质隔离，其上部为真实器件沟道。Fin沟道一般轻掺杂(或无掺杂)以获得多栅器件的理想特性。6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构二、器件结构形成工艺Fin下部被绝缘介质包裹的部分称为亚Fin，通常需要在其内部通过杂质离子注入或扩散形成防穿通阻挡层，以实现上部Fin沟道和底部体Si衬底的电学隔离。随着FinFET特征尺寸微缩，Fin沟道宽度需要越来越窄，且高度不断增高，由此满足更小栅长器件对沟道静电势控制能力和驱动性能的增长需求，这也带来了更多的工艺挑战。6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构二、器件结构形成工艺GAAFET制备工艺与前述的FinFET集成技术高度兼容：先在体Si衬底上进行掺杂，外延周期性SiGe/Si超晶格叠层，采用图形化转移技术实现三维Fin阵列，并形成Fin间的绝缘介质结构。GAA沟道的形成需要在沟道区选择性去除SiGe/Si叠层结构中的SiGe牺牲层，留下垂直堆叠的悬空Si沟道结构。最后，在堆叠Si沟道包裹形成高k介质与金属功函数层。6.2FinFET与GAAFET6.2.1FinFET与GAAFET的基本结构二、器件结构形成工艺体SiGAAFET在SiGe/Si叠层外延前需要通过杂质离子注入或扩散形成重掺杂衬底结构，以此抑制衬底平面沟道穿通与亚阈值漏电流。GAAFET在FinFET结构与集成工艺上进一步增强器件栅控能力，同时提升沟道驱动特性，成为了延续集成电路技术微缩发展的关键器件类型。6.2FinFET与GAAFET6.2.2FinFET与GAAFET的工作特性一、器件静态工作特性FinFET与GAAFET在栅极电压的控制下实现晶体管的电学开关特性。在VGS<Vth的情况下器件趋于关闭状态(或处于亚阈值状态)，沟道内的载流子未反型(或处于弱反型状态)。NWFET和NSFET的Ioff均相比FinFET更小。这是因为三栅沟道结构的FinFET相比围栅沟道结构的器件栅控特性有所减弱，所以在亚阈值区难以完全关断器件沟道中的电流，由此导致Ioff增加。6.2FinFET与GAAFET6.2.2FinFET与GAAFET的工作特性一、器件静态工作特性在VGS>Vth的情况下，器件趋于开启状态，沟道内的反型载流子快速形成和增加，FinFET和GAAFET的驱动电流明显增加。通过增加WNS

宽度，NSFET获得了更大的Weff，所以NSFET相比FinFET具有更大的Ion。NWFET由于Weff相比FinFET更小，所以Ion

也相对更小，但其最优的漏电控制和亚阈值特性使其更适用于低功耗电路。而NSFET不断提升的Ion

则更有利于高性能集成电路的发展。6.2FinFET与GAAFET6.2.2FinFET与GAAFET的工作特性一、器件静态工作特性FinFET沟道宽度变化对于亚阈值特性的影响相对更大，减小Fin宽度，其SS

和DIBL特性均得到明显优化。GAA沟道厚度越薄，GAAFET的SS和DIBL

相对越小；GAA沟道的宽度增加导致SS和DIBL特性退化。GAAFET沟道几何结构变化对电学特性影响程度相对更小，这对于大规模集成电路的稳定工作具有重要意义。6.2FinFET与GAAFET6.2.2FinFET与GAAFET的工作特性二、器件短沟道效应FinFET和GAAFET在栅长微缩至18nm及以下时，其亚阈值特性和电学性能均会产生退化。同等栅长下GAAFET相比FinFETSS具有更小的数值，并且随栅长减小SS的退化程度也相对更小。同等栅长下，GAAFET的DIBL相对FinFET更小，随VGS

变化更缓，展现了GAA沟道结构有效抑制短沟道下漏极电势对载流子输运势垒的影响，并有助于改善器件关态漏电和亚阈值特性。6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性MOSFET工作的固有原理影响中，三维多栅器件同样在开态和关态下存在一定的沟道漏电流，其主要来源包括：源漏之间的亚阈值漏电流(ID(sub))；漏极与衬底的栅致漏极泄漏(GIDL)电流(Igidl)沟道和衬底中的热载流子注入电流(Iii)栅极氧化层泄漏电流(Ig)源极/漏极与衬底的PN结漏电流(Ijn)6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性当|VGS|<|Vth|，FinFET会诱导产生从源极到漏极的输运通道，其非零的漏极电流ID，被称为亚阈值漏电流或弱反型漏电流：1.亚阈值漏电流ID(sub)N型FinFET沟道中存在NP和PN结，器件的漏电流只会从源极流向漏极。N+源扩散区的N型少数载流子(电子)在足够的能量下克服源极势垒(Vbi)扩散到器件的漏极侧。在漏极电压偏置下(VDS>0V)，这些电子产生ID。6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性由于这些少数载流子的数量随着VGS呈指数增长，所以在|VGS|<|Vth|的条件下，弱反型载流子的漏电流也呈指数增长；1.亚阈值漏电流ID(sub)亚阈值漏电流增加会进一步降低三维FinFET的Vth，导致器件的SS

和DIBL

特性退化，从而带来更加明显的短沟道效应，这不利于FinFET的尺寸微缩特性。6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性当MOSFET在高漏极电压和低栅极电压下工作时，在漏极与栅极交叠的区域产生栅致漏极泄漏电流现象。对于N型FinFET器件，当器件工作在VGS≤0和VDS = VDD

状态下，栅漏交叠区沟道表面附近的高电场导致半导体中的能带弯曲，从而发生载流子在漏极与沟道间的带带隧穿(BTBT)，激发形成电子-空穴对。激发电子会从沟道中的价带顶隧穿至漏极的导带底形成沟道漏电流，而空穴汇入衬底形成衬底漏电流。2.栅致漏极泄漏电流Igidl6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性栅致漏极泄漏电流定义为Igidl：2.栅致漏极泄漏电流IgidlA为实验常数，依赖于沟道中载流子隧穿和复合密度；B为物理参数，依赖于载流子在隧穿方向上的有效质量。栅极与漏极偏压对Igidl

有重要影响，对于体SiFinFET器件，漏极和源极到衬底的偏压也会影响BTBT特性。为准确描述FinFET中的Igidl，还需要考虑VBD

的电场影响。6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性栅氧化物泄漏电流Ig主要通过直接隧穿和勒-诺德海姆(Fowler-Nordheim,F-N)隧穿形成；直接隧穿中，Si表面反型层的载流子直接穿过SiO2

层的禁带，随着栅极tox的不断减小，栅极的隧穿电流密度不断增大。3.栅氧化物泄漏电流Ig通过较厚的栅介质层与更高的栅介电常数，增加栅介质的EOT。相比极薄的SiO2

，较厚的高k介质层不仅可以改进沟道的栅控特性，而且栅极漏电流呈数量级减少。随着三维新型器件的不断发展中，需要更小EOT的栅介质层，所以直接隧穿漏电逐渐成为栅漏电的主要因素。6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性按照不同的栅漏电区域可以分为以下五种栅漏电流类型：栅漏交叠区的栅氧化物泄漏电流(Igd)漏极收集的栅极到沟道的部分栅氧化物泄漏电流(Igcd)栅源交叠区的栅氧化物泄漏电流(Igs)源极收集的栅极到沟道的部分栅氧化物泄漏电流(Igcs)栅极到衬底的栅氧化物泄漏电流(Igb)3.栅氧化物泄漏电流Ig6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性当FinFET在沟道载流子强反型状态下工作时，漏极附近的高电场提升沟道中的电子能量，使其平均能量大大超过kT，而这些高能电子被称为热电子。足够动能的热电子与晶格原子碰撞时，由碰撞电离作用产生电子-空穴对，空穴通过衬底传输而产生衬底泄漏电流。有足够能量的电子则会克服Si/SiO2的势垒到达栅氧层产生栅电流Ig。一些热载流子也会被收集到漏极中，从而增加漏极电流ID。4.热载流子注入电流Iii6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性由于漏极附近的最大电场Em对热载流子效应的控制作用最大，在VDS>VDS(sat)，VGS>Vth

的工作状态下，沿器件沟道的局部热载流子注入电流Iii(y)随着沟道电流ID

和电场强度的增加而增加，表达式写为：4.热载流子注入电流Iiiαn

为单电子碰撞电离系数，是沟道电场E(y)的强函数，表示为：Ai表征在沟道漏端附近夹断区域单位长度内的碰撞电离，Bi表示发生碰撞电离所需的临界场。6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性体SiFinFET的源漏与衬底区存在重掺杂的PN结，其中衬底重掺杂形成N型或P型阱可以有效避免衬底区的源漏穿通效应。N型FinFET，N+

漏极上施加VDD的电压降，P+衬底则始终保持为0电位，漏极与衬底出现反偏的PN漏电，并且考虑到耗尽区的载流子产生复合，根据所施加的正向电压的大小，通过PN结的电流用一个经验表达式为：5.源/漏极与衬底的PN结漏电流Ijn6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性一、FinFET的漏电机制与特性IS

为反向饱和电流，取决于PN结的几何形状、材料和温度，Va

是所施加的正向偏置电压，Vt

为热电压；njs

被称为理想因子，是真实和理想I-V偏差的度量。对于PN结，当扩散电流占主导地位时，njs=1；当复合电流占主导地位或存在大注入时，njs=2。5.源/漏极与衬底的PN结漏电流Ijn6.2FinFET与GAAFET6.2.3FinFET与GAAFET的漏电特性二、GAAFET的漏电特性GAAFET的叠层纳米片为超薄浮栅沟道结构，轻掺杂的GAA沟道中具有类似于FinFET的多种漏电类型。不同于FinFET，GAAFET的重掺杂衬底区存在较宽的寄生Fin沟道漏电，其漏电机制可参考正常沟道的漏电来源。在更强的栅控作用下，GAAFET可获得更小的亚阈值漏电。由于GAAFET具有更大的Weff，导致GIDL效应和栅漏电产生的漏电流增大。由此发展了衬底宽Fin结构减小、底部衬底介质隔离等新技术，改善GAAFET在更小栅长下的漏电特性。6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应三维多栅器件的复杂沟道和源漏结构，其寄生电阻和寄生电容相比平面器件更加复杂。在MOSFET中，寄生电阻主要由源漏串联电阻和栅极电阻组成。由于高κ

金属栅技术的发展，源漏串联电阻对器件静电行为的影响比栅电阻更为显著。另一方面，三维FinFET和GAAFET的寄生电容相比平面器件更为显著：FinFET寄生电容主要包括三维沟道中的栅极重叠电容和边缘电容。GAAFET由于堆叠层状沟道和内侧墙结构的引入，其栅极重叠电容更加复杂，并引入内侧墙电容，会更加影响器件的瞬态特性。6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应一、FinFET的寄生电阻FinFET的源漏串联电阻主要由三个部分组成：接触电阻(Rcon)、扩散电阻(Rsp)

和延伸电阻(Rsde)。Rcon是外延源漏(SD)区域，以及Si与硅化物界面区域的总电阻；Rsp

描述了由于电流拥挤或从薄Fin的源漏扩展(SDE)区扩散到大的SD区域而产生的电阻；Rsde

表征了栅极侧墙下薄SDE-Fin区域的偏压依赖电阻。6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应一、FinFET的寄生电阻接触电阻Rcon

的计算中假设整个外延源漏区域是该器件单元垂直截面的总和，每个区域的长度为dx，每个区域都包含体电阻ΔRcb和接触电阻ΔRcc。考虑SD横截总面积Asd,total和周长Psd,total，ΔRcb和ΔRcc表示为：ρ

和ρc

分别为SD体电阻率和SD接触电阻率。6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应一、FinFET的寄生电阻总接触电阻的最终表达式为：其中，α=Lsd/LT，Lsd为SD区域的长度，且由此可见减小FinFET硅化物材料的接触电阻率，并增加源漏接触面积可以有效降低源漏接触电阻。6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应一、FinFET的寄生电阻源漏扩散电阻Rsp

是由于电流在SD区域的扩散而产生的，可以用沿平面的SD到SDE区域的横截面来描述。当漏极电流从SD区域流入SDE-Fin时，它在超薄的SDE-Fin内逐渐扩散出去。较宽的SD到窄SDE-Fin存在θ

夹角，扩散电阻的一般表达式为：s为SDE和SD区域的形状参数，依据不同的SD和SDE定义s的数值。AFin

为SDE-Fin的面积，Asd为源漏区面积。并且考虑了电流拥挤效应。源漏的扩散电阻明显受到源漏与源漏扩展区水平截面的夹角、面积与形貌影响。6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应一、FinFET的寄生电阻源漏串联电阻

Rsde

是通过源极/漏极侧墙下的延伸区域电阻，取决于SDE区域中杂质掺杂的分布。Rsde可以认为包括：SDE-Fin表面与偏压相关的积累电阻Racc，两个与偏压无关的体电阻(分别为SDE-Fin表面积累区域下的Rsde1

和均匀掺杂SD区域下的Rsde2)，一般表达式为：具体描述电流通过积累区域的电阻Racc为：lacc

为积累区长度，Cacc

为表面上的累积电容6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应一、FinFET的寄生电阻与偏置无关的分量Rsde1是SDE积累区下面的体电阻(部分位于源漏侧墙下)。从V = 0V到VDS

具有相应的y = 0到y = ΔLsde(表面积累区域的有效长度)积分得到：假设SD区域是均匀掺杂的，并且完全在源漏侧墙下，因此SD均匀掺杂区域的有效长度为Lsp-ΔLsde。然后得到Rsde2：增加FinFET的HFin和TFin可以有效降低源漏串联电阻，但仍需考虑短沟道效应的影响。q、n和μ在均匀掺杂的SD区域中均为常数6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应二、FinFET的寄生电容对于FinFET器件，栅极总电容包含本征电容和寄生电容。本征电容主要是栅极与沟道/衬底的传统MOS电容，以及PN结电容。三维多栅器件的寄生电容主要包括：栅/源漏扩展重叠区中偏置电压相关的重叠电容Cov三维栅极结构中与偏置无关(或弱偏相关)的边缘电容Cfr所以，寄生电容Cp

可以表示为：对于新结构三维器件而言，器件结构在三维方向的发展导致寄生电容的占比不断增加。6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应二、FinFET的寄生电容重叠电容Cov

与器件的源漏形成工艺以及源漏与栅极的电压偏置情况相关；考虑对称的源漏区域，源极/漏极与栅极的杂质扩散重叠距离(lov)相同。根据平行板电容近似，FinFET的源区和漏区的重叠电容Cgso

和Cgdo近似表达式为：Cox=eoxe0/tox

为栅电容，“2”是由双栅结构引入的系数。单位宽度Cgso

和Cgdo的源极和漏极重叠电容还可以表示为：源极/漏极与栅极的杂质扩散重叠距离越大，寄生Cov

也越大。6.2FinFET与GAAFET6.2.4FinFET与GAAFET的寄生效应二、FinFET的寄生电容

边缘电容Cof则主要受到器件的几何形貌影响。考虑一个理想的FinFET结构沿yz平