集成电路制造技术 课件 第六章 集成电路制造工艺流程

集成电路制造技术第六章集成电路制造工艺流程一、CMOS逻辑工艺流程二、BJT工艺流程三、存储器工艺流程第一节CMOS逻辑工艺流程一、CMOS逻辑工艺流程CMOS逻辑芯片器件横截面示意图现代CMOS逻辑芯片的结构不仅仅是单一器件的集成，而是一个包含了多种材料和工艺的复杂系统。通过精确的设计和工艺控制，各层结构共同协作，保证了芯片的高性能和稳定性。一、CMOS逻辑工艺流程1.定义和隔离有缘区域牺牲氧化物+氮化物薄膜生长在半导体制造中，定义和隔离有源区域是工艺流程中的关键步骤，确保器件功能正常、信号互不干扰。首先通过热氧化硅晶圆衬底片从而形成氧化硅薄膜层，然后使用化学气相沉积(chemicalvapordeposition,CVD)的方法形成氮化硅薄膜层作为有源区刻蚀阻断层2.定义和隔离有缘区域形成有源区图案然后旋涂底部抗反射层(backanti-reflectioncoating,BARC)和光刻胶，通过光刻步骤定义有源区图案浅沟槽形成使用光刻胶图案作为掩模，通过刻蚀氮化硅膜、氧化硅膜和硅衬底来形成浅沟槽2.定义和隔离有缘区域浅沟槽氧化物填充通过CVD(化学气相沉积)的方法沉积厚二氧化硅层来填充沟槽。填充氧化膜磨平通过化学机械抛光(chemicalmechanicalpolishin,CMP)工艺将表面磨平，去除多余的二氧化硅，使得二氧化硅膜填充仅留在沟槽中2.定义和隔离有缘区域氮化物去除使用化学溶液处理的方法去除氮化硅膜一、CMOS逻辑工艺流程2.形成阱和载流子通道阱(Well)是指在半导体基片(通常为硅)中通过掺杂技术引入的区域，用于定义NMOS和PMOS晶体管的基本结构。在典型的CMOS工艺中，会分别在晶圆中形成N型阱(N-well)和P型阱(P-well)，它们为PMOS和NMOS晶体管提供了适当的基体环境。P-阱形成N-阱形成一、CMOS逻辑工艺流程3.形成栅极氧化物薄膜层和栅极栅极氧化物(GateOxide)是栅极与硅基体之间的一层非常薄的绝缘层。其主要功能是控制沟道中电流的开启与关闭，同时隔离栅极与基体，防止直接的电流导通。栅极氧化物薄膜硅表面经过清洗后，通过热氧化工艺步骤，形成栅极氧化物薄膜，如图6-1-12所示。这种氧化膜的厚度和质量对晶体管的性能和可靠性有很大影响，因此它必须足够薄、高密度，并且分布均匀。多晶硅的生长在栅极氧化物薄膜形成后，使用化学气相沉积法形成多晶硅作为栅极3.形成栅极氧化物薄膜层和栅极栅极图案的形成光刻形成栅极光刻胶图案栅极刻蚀3.形成栅极氧化物薄膜层和栅极使用栅极光刻胶图案作为掩模，通过刻蚀多晶硅和栅极氧化物薄膜形成栅极，如图6-1-15所示。刻蚀后，去除光刻胶。栅极尺寸对晶体管性能有重大影响，因此在栅极光刻胶图案化和栅极刻蚀中都需要严格的尺寸控制。一、CMOS逻辑工艺流程4.形成轻掺杂源漏极(LDD)LDD(lightlydopeddrain)结构：LDD也被称为源漏极扩展，在传统的MOSFET中，源极和漏极通常是高度掺杂的，以降低寄生电阻。然而，这种高度掺杂会在栅极附近产生强电场，导致热载流子效应，进而影响器件的长期可靠性。为了解决这个问题，工程师们在源极和漏极的主区之间引入了一种轻掺杂区域，即LDD结构。LDD的主要目的是在栅极与源极/漏极之间形成一个过渡区域，降低栅极附近的电场强度，减少热载流子的生成，进而减小短沟道效应和漏电流。N-LDDP-LDD一、CMOS逻辑工艺流程5.形成栅极侧壁间隔条侧壁间隔条是沿着栅极两侧形成的绝缘材料条带，它位于栅极与源极/漏极之间，主要用于分隔轻掺杂源漏极(LDD)区域和主掺杂源漏极区域。栅极侧壁间隔条有多重功能，包括：保护栅极,控制源漏极掺杂区域,改善短沟道效应,侧壁氧化膜,侧壁刻蚀侧壁氧化膜生长侧壁刻蚀一、CMOS逻辑工艺流程6.形成源、漏极下一步是在N-MOS区和P-MOS区形成它们的源极和漏极。源极和漏极的形状相同，因为晶体管的结构通常是对称的。哪个是源极或漏极取决于电源的连接方向。P-MOS源漏极形成N-MOS源漏极形成一、CMOS逻辑工艺流程7.形成金属硅化物在栅极(多晶硅)、源极和漏极(Si晶片)上形成硅化物(硅与金属的化合物)作为MOS晶体管的三个电极，以降低与稍后形成的金属布线层的接触电阻。这种硅化物的形成还具有降低电极电阻的作用。金属硅化物形成镍金属硅化物的形成镍的去除一、CMOS逻辑工艺流程8.形成介质层连接晶体管等元件的互连过程就是从这一步开始的。介质层沉积工艺步骤是通过CVD形成厚的氧化硅膜等。下一步是介质层的磨平步骤，即对氧化硅膜进行磨平，用于晶片表面的薄膜平坦化。

介质层形成介质膜磨平一、CMOS逻辑工艺流程9.形成通孔为了将晶体管的栅极、源极和漏极等电极连接到金属布线层，在介电膜中形成接触孔并填充钨(化学符号W)。接触孔光刻胶图案的形成接触孔的刻蚀钨塞填充钨塞磨平一、CMOS逻辑工艺流程10.第一层金属层沉积介质膜作为层间介质，通过光刻胶构图和刻蚀形成沟槽图案，通过电镀铜金属填充沟槽。仅用铜填充沟槽的方法称为单镶嵌。形成第一层金属层的介质层使用CVD(化学气相沉积)方法在硅晶片表面形成氧化硅或类似材料的厚膜第一层金属层的沟槽光刻胶图案的形成运用光刻，形成第一层金属层的沟槽光刻胶图案刻蚀第一层金属层的沟槽使用第一层金属沟槽光刻胶图案作为掩模，通过执行刻蚀处理在介电膜中形成沟槽。刻蚀后，去除光刻胶图案10.第一层金属层第一层金属的铜填充通过电镀形成铜层，并填充沟槽第一层金属的磨平通过磨平表面去除多余的铜，使得铜仅留在沟槽中10.第一层金属层一、CMOS逻辑工艺流程11.第二层金属层及后续金属层沉积介质膜作为金属间介质，通过光刻胶构图和刻蚀形成沟槽和通孔图案，并通过电镀用铜金属填充沟槽和通孔。同时用填充沟槽和通孔的方法称为双镶嵌。第二层金属介电薄膜的生长使用CVD(化学气相沉积)方法在硅晶片表面上形成氧化硅或其它低κ值材料的厚膜第二层金属通孔图案的形成通过光刻，形成第二层金属通孔光刻胶图案第二层金属的通孔刻蚀使用通孔图案作为掩模，使用刻蚀处理在介电膜中形成通孔。刻蚀后，去除光刻胶图案10.第一层金属层第二层金属沟槽光刻胶图案的形成通过光刻，形成第二层金属沟槽光刻胶图案第二层金属的沟槽刻蚀使用第二层金属沟槽图案作为掩模，通过进行刻蚀处理在介电膜中形成沟槽。刻蚀后，去除光刻胶图案10.第一层金属层第二层金属的铜填充使用电镀形成铜膜，并填充通孔和沟槽第二层金属的铜磨平通过CMP(化学机械研磨)磨平表面去除多余的铜膜，铜仅留在通孔中10.第一层金属层

第二节BJT工艺流程

双极型工艺制程技术是最早出现的集成电路工艺制程技术，也是最早应用于实际生产的集成电路工艺制程技术。在20世纪60年代之前集成电路基本是双极型工艺集成电路，双极型工艺集成电路也是史上最早发明的具有放大功能的集成电路，但是BJT的缺点是集成度低和功耗大，其纵向尺寸无法跟随横向尺寸成比例缩小，所以在超大规模集成电路中受到很大限制。直到20世纪70年代NMOS和CMOS工艺集成电路开始在逻辑运算领域逐步取代双极型工艺集成电路开始主导地位，但是双极型集成电路在模拟器件和大功率器件等领域依然占据重要的地位。

有意思的是，双极IC技术可以使用大多数新的MOS工艺设备和技术，双极IC技术随着CMOS等技术的更新而进步。离子注入、外延生长、多晶硅沉积技术的新发展使生产超薄基极的晶体管成为可能。本节介绍双极型集成芯片制造技术的主要基本工艺，即硅片晶向与掺杂选择、外延与隔离、本征与非本征基区、发射区形成、接触与互连等关键工艺要点，并简要介绍提高双极型集成芯片集成度与速度的一些工艺途径。一、双极型集成芯片制造基本工艺

外延硅生长是一个高温化学气相沉积(CVD)过程。外延生长时，离子注入的深埋层将被退火且稍微扩散一些，在生长一个薄氧化层后再重复使用光刻技术和离子注入定义隔离区以及晶体管的发射极、基极和集电极，然后再剥除屏蔽氧化层并生长一层厚SiO2层。通过光刻技术和氧化物刻蚀定义接触窗。光刻胶去除后，再沉积一个铝合金金属层填满接触窗并覆盖住整个晶圆表面。接下来的光刻技术和金属刻蚀则形成金属连线并和晶体管形成接触点。光刻胶去除后，沉积CVD二氧化硅层保护晶体管和金属导线。最后的工艺过程分别是光刻技术、键合垫区刻蚀以及去光刻胶。1.外延硅生长952.硅片衬底选择以NPN晶体管为主要有源器件的双极型集成芯片，通常总是制作在P型硅片衬底上，不同于CMOS集成电路衬底选择(110)晶面，双极型芯片晶面一般为(111)，但也可应用(100)等其他晶面衬底。衬底通常应用低浓度掺杂硅片，硼的掺杂浓度约为1014

cm-3量级，电阻率约在10Ω·cm上下。衬底选择3.隐埋层

为了减小集电区的串联电阻，并减小寄生PNP管的影响，在集电区的外延层和衬底间通常要制作N+埋层(图6-2-1(a))。首先在衬底上生长一层二氧化硅，并进行一次光刻，刻蚀出埋层区域，然后注入N型杂质(如磷、砷等)，再退火(激活)杂质。埋层掺杂浓度不宜过高，以避免产生晶格缺陷，影响外延生长晶体质量。埋层材料选择标准是杂质在硅中的固溶度要大，以降低集电区的串联电阻：在高温下，杂质在硅中的扩散系数要小，以减少制作外延层时的杂质扩散效应；杂质元素与硅衬底的晶格匹配要好以减小应力。由于砷原子的共价键半径(0.117nm)与基体硅原子的共价键半径(0.116nm)十分接近，选用砷作埋层掺杂，更有利于保持晶体完整性。但由于氧化砷剧毒，砷不适用于扩散掺杂，因此，早期埋层形成通常选用锑扩散工艺。离子注入技术成熟后，砷离子注入常用于埋层掺杂。图6-2-1

BJT基础工艺流程4.外延层

埋层形成后，去除全部二氧化硅后，外延生长一层适当杂质浓度及厚度的N型单晶层(图6-2-1(b))。此外延层作为集电区。整个双极型集成电路便制作在这一外延层上。外延生长主要考虑电阻率和厚度。通常以磷或砷为外延层掺杂源，杂质浓度根据集成电路及晶体管性能要求而定，一般在1015~1016cm-3范围，相应的硅外延薄膜电阻率约为100~10-1Ω·cm。从减小BC结寄生电容考虑，低外延层掺杂浓度是有利的，但掺杂浓度过低会产生基区增宽效应，影响电流较大时的晶体管性能，因此集电区掺杂浓度应大于晶体管电流密度所需要的载流子浓度。此外，外延层掺杂浓度的高低，还影响晶体管集电结的击穿电压。图6-2-1

BJT基础工艺流程4.外延层

数字集成电路一般选用较高掺杂的外延层，模拟集成电路则常用较低掺杂的外延薄膜。外延层厚度也取决于所需制造的集成电路类型。数字集成电路制作在较薄的外延层中，模拟集成电路则常需要较厚的外延层，厚度可达10μm。在掺杂浓度较低、膜层较厚的外延硅片上制造的晶体管，可具有较高工作电压。外延层晶体质量，是优良双极型器件性能和高成品率的前提条件。外延工艺必须确保，在有隐埋掺杂区的衬底上生长出层错、位错缺陷密度极低的单晶薄膜。为了更好地抑制基区展宽效应(Kirk效应)，有时在后续工艺中，用离子注入技术选择性地把N型杂质注入到基区下面，以增加集电区载流浓度。图6-2-1

BJT基础工艺流程4.外延层

外延层生长后通过光刻工艺界定有源区与隔离区。在PN结隔离集成电路工艺中，通过高温长时间扩散，高浓度的硼杂质扩散穿透N型外延层，形成P+隔离槽。当外延层较厚时，这种隔离扩散的时间很长，由于横向扩散效应，使P隔离区显著增宽，因而造成器件集成密度下降。为减少这种有害效应，可采用对通隔离工艺，或称双面扩散隔离工艺。其具体做法如下:在外延层生长之前，除了N隐埋层扩散外，还进行一次隔离槽光刻和硼掺杂，在外延层形成之后，隔离光刻及硼掺杂区与其对准，通过上下同时扩散，穿透外延层，从而缩短扩散时间，减小隔离槽宽度，有益于提高器件集成密度，对改善器件性能也有好处。图6-2-1

BJT基础工艺流程5.隔离区

先生长一层二氧化硅，然后进行二次光刻，刻蚀出隔离区，接着预淀积硼(或者采用离子注入)，并退火使杂质推进到一定距离，形成P型隔离区。这样器件之间的电绝缘就形成了(图6-2-1(c))。另外，双极型氧化物隔离可以应用局部氧化工艺(LOCOS)或沟槽隔离(trenchisolation)。双极型器件的氧化物隔离必须穿透外延层，因而较厚，还要求在两个晶体管之间的隔离氧化物下面有较高浓度的P型层，以防止由于氧化物中的正电荷感应产生N型沟道。通常采用全隐蔽局部氧化工艺，在这种工艺中，需要根据外延层厚度，在刻蚀完Si3N4/SiO2，氧化掩蔽膜后，继续刻蚀相当于56%隔离氧化层厚度的硅层，然后注入适当能量和剂量的硼离子，最后热氧化生长隔离氧化物。由于在原始表面下面形成隔离氧化物的硅片表面比较平坦，早期曾称此种双极型集成芯片制造工艺为等平面工艺(iso-planarprocess)。当外延层较厚时，难以应用LOCOS隔离工艺，可应用沟槽较深的深槽隔离工艺。氧化物隔离也可与PN结隔离相结合，形成上下相连接的复合隔离槽。图6-2-1

BJT基础工艺流程6.深集电极接触的制备

这里的“深”指集电极接触深入到了N型外延层的内部。为降低集电极串联电阻，需要制备重掺杂的N型接触，进行第三次光刻，刻蚀出集电极，再注入(或扩散)磷并退火(图6-2-1(d))。图6-2-1

BJT基础工艺流程7.基区的形成

先进行第四次光刻，刻蚀出基区，然后注入硼并退火，使其扩散形成基区。由于基区掺杂元素及其分布直接影响器件电流增益、截止频率等特性，因此注入硼的剂量和能量要特别加以控制(图6-2-1(d))。平面晶体管的基区由两部分组成，一是在发射区下面的部分，称为本征基区；二是发射区侧面以外的区域，称为非本征基区。本征基区是晶体管效应的关键作用区，晶体管EB发射结处于正偏置状态时，电子由发射区注入至该区域，这种非平衡少数载流子以扩散运动渡越该区域，然后被BC集电结所收集。非本征基区则是形成基极接触的区域。可见这两个区域在晶体管中的功能是不同的，因而两者掺杂浓度及形成工艺也不同。图6-2-1

BJT基础工艺流程7.基区的形成

根据晶体管原理，本征基区的掺杂浓度和宽度，对晶体管电流增益与传输速度有重要影响。本征基区的P型杂质浓度，应大大低于发射区的N型杂质浓度，以便发射结正向偏置时，发射区向基区注入的电子流，显著高于基区向发射区注入的空穴流，从而获得较大的集电结电流增益。但是本征基区的掺杂浓度也不宜过低，以防止在较高电源电压时产生基区穿通。本征基区的硼掺杂浓度一般在1017~1018cm-3量级。非本征基区的作用在于为基区提供低电阻电流通道及接触电极。基极电阻是限制晶体管工作频率提高的主要因素之一，因此，非本征基区的硼掺杂浓度应该较高。但过高的电阻会增加寄生电容，也不利于提高工作频率。非本征基区的硼掺杂浓度在1018~1019cm-3范围。对于电流增益及工作频率要求不高的双极型集成电路，可以折中选择适当硼掺杂浓度通过一次扩散或离子注入形成基区。对于高性能双极型集成电路，则必须通过两次剂量与能量都不同的离子注入工艺，分别形成本征基区和非本征基区。图6-2-1

BJT基础工艺流程8.发射区的形成

在基区上生长一层氧化物，进行第五次光刻，刻蚀出发射区，进行磷或砷注入(或扩散)，并退火形成发射区(图6-2-1(d))。在双极型集成电路制造工艺流程中，最后一次掺杂工艺是形成高浓度N发射区。为了获得高性能NPN晶体管，发射区的N型杂质浓度要高，杂质分布要陡峭，结深要浅。为此应选择合适的发射区掺杂元素。早期常应用磷为发射区掺杂元素，随着离子注入技术发展，砷成为发射区较为理想的掺杂元素。砷在掺杂浓度、杂质分布剖面、浅N+P结形成等方面都优于磷。如前指出，砷的共价键原子半径与硅相近，有利于形成晶格缺陷较少的高浓度掺杂区。而且在硅常用掺杂元素中，砷在硅中的固溶度最高，高温下可达2×1021cm-3发射区掺杂浓度往往要求达到，甚至超过该杂质在硅中的固溶度，以便获得尽可能高的发射区载流子浓度，通常在1020cm-3量级，使发射结具有高电子注入效率。同时，砷原子扩散系数比磷小得多，宜于形成浅NP结。砷的扩散界面杂质分布陡峭，界面附近杂质浓度高，显著优于磷掺杂发射区。这些都有利于提高晶体管电流增益及工作频率。发射区砷离子注入剂量约在1015~1016cm-3范围。图6-2-1

BJT基础工艺流程9.金属接触

淀积二氧化硅后，进行第六次光刻，刻蚀出接触窗口，用于引出电极线(图6-2-1(e))。接触孔中溅射金属铝形成欧姆接触。接触与互连工艺对双极型集成电路的电学性能、传输速度和可靠性都有重要影响。下面介绍的泡发射极工艺既可缩小晶体管占用面积，提高器件集成密度，也有益于改善电流特性、提高器件工作频率。为提高集成电路性能，制造工艺中需尽可能减小基极与集电极的串联电阻，以及互连线的寄生分布电阻、电容。图6-2-1

BJT基础工艺流程9.金属接触

由于基区电阳压降使EB结电压分布不均，发射区电流分布存在集边效应。与基极最靠近的发射区边缘处EB结电压降最高，电流密度明显大于距离较远的中间区域。因此，为更有效利用发射区，提高晶体管电流及频率特性，发射区常设计成细长条状结构，并且应用泡发射极工艺(washedemitterprocess)，形成发射极接触区，使发射区成为双极型晶体管图形中最细的线条。泡发射极工艺的做法如下：在离子注入及热退火形成发射区后，在接触孔光刻工艺中，只开出集电极和基极接触孔，随后腐蚀去除发射区掩蔽光刻胶，并用适当浓度的HF溶液直接腐蚀硅片，去除发射区表面的薄氧化层，获得发射极接触区。由于发射区以外的氧化层要厚得多，短时间腐蚀对发射区以外的氧化层掩蔽影响很小。同时，由于发射区杂质原子在注入与退火过程中的横向扩展，EB结边界为较厚的氧化层所覆盖，只要精确控制腐蚀工艺，可以避免EB结短路或漏电。图6-2-1

BJT基础工艺流程10.金属硅化物接触工艺

一般双极型集成芯片在发射区形成以后，通过光刻接触孔、铝等金属薄膜淀积与光刻等工艺步骤，把硅片上的大量双极型晶体管及其他元件连接成为功能电路。随着器件尺寸缩微，接触与互连工艺也愈益复杂，需要应用越来越多的材料和新工艺。金属硅化物接触工艺是降低接触电阻的有效途径。在某些集成电路中还应用金属硅化物形成肖特基势垒接触器件。与CMOS制造中的自对准硅化物工艺相类似，应用金属/硅固相反应方法在所需要的区域形成金属硅化物接触。基本形成方法如下:去除引线接触区域的氧化层以后，通过金属薄膜淀积、快速热退火、选择腐蚀等工艺，在晶体管各个电极接触区形成金属硅化物。图6-2-1

BJT基础工艺流程11.互连

形成金属互联线进行第七次光刻，形成互联金属布线(图6-2-1(f))。双极型集成电路的金属互连工艺和CMOS集成电路基本相同。与CMOS器件相比，双极型器件电流及功耗较大，这在选择制定高可靠互连体系时必须考虑。扩散阻挡层(如TIN、TaN等)工艺、低介电常数绝缘介质工艺、介质及金属化学机械抛光平坦化工艺、钨垂直互连技术、高可靠A1-Si/A1-Cu刻蚀互连技术和铜镶嵌多层互连技术等，在双极型集成芯片后端工艺中都分别得到应用。图6-2-1

BJT基础工艺流程

在早期的双极IC中，三种平面结构都采用一种反向偏置PN结来把在同一块电路上的集电极隔离开。这三种结构是：(1)标准的埋入集电极晶体管(SBC)(2)集电极扩散隔离晶体管(CDI)(3)三重扩散晶体管(3D)二、基于PN结隔离的双极工艺图6-2-2三种基于PN结隔离双极工艺SBC工艺生产的晶体管集电极包括重掺杂N埋入层和轻N掺杂的外延层。用穿过整个外延层到衬底的P扩散把各个集电极隔离开，在隔离结构生成以后(图6-2-2(a))，再用扩散法生成基极和发射极区。在CDI工艺中，一个N+环把整个器件包围起来并与底部的N+埋层合并起来，所以晶体管被集电极与衬底之间所形成的结(图6-2-2(b))完全隔离。图6-2-2三种基于PN结隔离双极工艺3D工艺没有埋入层和外延层(图6-2-2(c))，取而代之的是用把离子直接注入衬底的方法来形成集电极、发射报和极区。图6-2-2画出了这些结隔离工艺的剖面图。这些用结来隔离的晶体管的较大尺寸使得它们难于满足超大规模集成电路应用所需要的基本密度要求并且县有较大的寄生电容。用氧化物隔离来代替结隔离，就可能减小晶体管的尺寸和分布延迟时间。在这部分中，只讨论具有自对准多晶硅发射极的二氧化硅隔离结构，国为这种结构最适于在超大规模集成电路中应用。

利用局部氧化工艺(LOCOS)或沟槽介质填充工艺形成氧化物介质隔离，可以克服PN结隔离带来的缺点，显著提高双极型集成电路的集成度与速度，因而在高性能超大规模双极型集成电路制造中得到应用。随着离子注入技术成熟，双极型集成芯片制造也更多应用离子注入代替扩散，以更精确控制掺杂浓度与杂质分布。利用局部氧化工艺(LOCOS)或沟槽介质填充工艺形成氧化物介质隔离，可以克服PN结隔离带来的缺点，显著提高双极型集成电路的集成度与速度，因而在高性能超大规模双极型集成电路制造中得到应用。随着离子注入技术成熟，双极型集成芯片制造也更多应用离子注入代替扩散，以更精确控制掺杂浓度与杂质分布。三、氧化物隔离双极工艺图6-2-3为氧化物隔离和离子注入掺杂的双极型集成芯片典型制造工艺流程。在图6-2-3所示的氧化物隔离双极型集成电路制造工艺中，除了以Si3N4/SiO2掩蔽有源区，用局部氧化工艺在隔离区生长SiO2层以外，其他前后工艺步骤基本与PN结隔离集成电路工艺流程相同。图6-2-3氧化物隔离双极工艺流程图6-2-3中从隐埋层到发射区掺杂都标示用离子注入工艺，实际上某些情况也采用扩散工艺。应该特别指出，由于用氧化物隔离，不再需要较长时间的高浓度硼隔离扩散，但在LOCOS工艺生长或沟槽填充氧化物之前，仍需要适当能量及剂量的硼离子注入，在氧化物下面形成较高浓度的P型层，用以防止在隔离槽与P-Si衬底界面处，由于氧化层正电荷感应产生N反型层，导致相邻晶体管之间通导。另外还应指出，在图6-2-3所示工艺流程中，基区需要两次离子注入，分别形成本征基区和非本征基区(即基极接触区)。图6-2-3氧化物隔离双极工艺流程

如图6-2-4所示，最广泛使用的双极器件生产方法是用双多晶硅工艺来形成对基极自对准的发射极。第一层多晶硅(多晶硅1)掺杂成P-区并作为基极，而第二层(多晶硅2)掺杂成N+区并形成晶体管发射极的接触区。发射极和外基极区分别由从多晶硅2和多晶硅1杂质向外扩散而形成。四、多晶硅自对准双极工艺图6-2-4

多晶硅自对准双极晶体管剖面图图6-2-5多晶硅自对准双极工艺流程图6-2-5画出了形成自对准结构的工艺流程。在场氧化物生成及在活动区表面的氧化物被去掉后，沉积第一层用硼重掺杂的多晶硅。然后，在表面沉积一层CVD二化硅(图6-2-5(a))，用发射极掩模类形成发射极区图案，用干刻蚀工艺在CVD二氧化硅和多晶硅上刻出开口(图6-2-5(b))。在被刻蚀的部分上用热氧化法生成一层二氧化硅，同时在重掺杂多晶硅的垂直侧壁上也生长出一层相对较厚的二氧化硅(约0.1μm至0.4μm)。侧壁氧化物的厚度确定了基极边缘和发射极接触区的间隙。作为第一层多晶硅中的硼向衬底扩散的结果，在热氧化生长的过程中也形成了外基极区(图6-2-5(c))。因为硼同时在水平方向和垂直方向扩散，外基极区将能够和下一步将要生成的在发射极接触层下面的内基极区接触。图6-2-5多晶硅自对准双极工艺流程外基极区的寄生串联电阻RB1将由多晶硅1电极电阻RB1POLY及基极的边缘和发射极接触面的路径电阻RB1SUB之和组成。由于后者的长度非常小，所以RB1SUB可小到忽略不计。多晶硅1的掺杂剂量要比在衬底中外基极区高得多，并且RB1POLY电阻值也可作得比非自对准双极晶体管的RB1小得多。在二氧化硅层生成以后，用硼离子注入法(图6-2-5(d))形成内基极区。内基极区与外基极区是自对准的。在接触区的所有氧化层被清除掉以后，沉积第二层多晶硅并用砷或磷离子注入法掺杂。从第二层多晶硅中扩散出来的杂质原子形成了一个浅结区(图6-2-5(e))。在基极和发射极外扩散的快速热退火的同时也形成了发射极到基极和基极到集电极之间的PN结。自对准结构使发射极区小于光刻的最小尺寸。在侧壁间隙氧化物生长时，由于热氧化物所占体积比多晶硅原有体积要大，它在一定程度上填充了接触孔。这样，如果在每边生成0.2μm厚的侧壁氧化物，一个0.8μm的开口就将缩小至0.4μm。接下去是比较传统的工艺步骤，沉积硼磷硅玻璃，并接触窗口和金属化。

自20世纪80年代末期逐渐成熟的SiGe/Si异质结晶体管制造技术，为发展硅基高频双极型器件制造技术开辟了有效新途径，使硅基双极型晶体管和集成芯片速度等性能得到大幅度提升。五、SiGe/Si异质结双极型器件工艺五、SiGe/Si异质结双极型器件工艺SiGe/Si异质外延是制造硅基HBT器件的关键工艺。早期研究工作多应用超高真空分子束外延技术生长SiGe单晶膜，其设备真空度需达~10-11

Torr。现今在硅基异质器件研制与生产中，普遍应用超高真空化学气相淀积工艺(UHV-CVD)，实现高质量晶体异质外延。虽然这种UHV-CVD外延设备的真空度(~10-9

Torr)高于MBE设备，但由于应用选择性化学吸附技术，O2、H2O等有害残余气体的分气压，也可降到~10-11

Torr。外延薄膜生长气相源为硅烷和锗烷，并可应用硼烷、磷烷在线掺杂。外延薄膜生长可在400~500℃的较低温度下进行，生长速率可在0.001~10nm/min范围变化。薄膜生长速率依赖温度与组分等因素变化，常选择应用的典型生长速率为0.4~4nm/min。五、SiGe/Si异质结双极型器件工艺

异质外延晶体薄膜生长的主要难点在于，两者晶格常数不同。例如，含20%原子比锗的SiGe，晶格常数为0.548nm，与硅晶格常数相比，增大约1%。根据晶体生长理论，在一定厚度范围内，硅晶体衬底上可以外延生长应变晶格的SiGe外延层。在这种应变SiGe外延薄膜中，硅与锗原子仍保持周期性排列，但是不再呈理想立方晶体结构。由于在外延界面上SiGe原子排列必须与衬底上硅原子相同，而SiGe晶格常数大于硅，因此，SiGe晶格必然在应力作用下发生畸变，在垂直方向的原子间距增加。异质SiGe层越厚，则其中应力越大，越容易产生位错等缺陷，使应变晶格遭到破坏。在一定温度条件下，应变SiGe外延层的晶格稳定性与锗组分及厚度两者密切相关。如何外延生长无缺陷异质晶体薄膜，是制备优质异质结器件的关键。在SiGe/Si异质结器件制造中，异质SiGe外延层的锗组分与厚度需恰当选择，锗含量不能太高，薄膜不宜过厚。SiGe基区厚度通常小于100nm。SiGe/Si异质结构器件也可采用自对准多晶硅工艺，以提高集成度和优化性能。

图6-2-6显示一种自对准SiGe基区异质结器件芯片的剖面结构。SiGe本征基区、非本征基区和发射区的形成工艺，与同质器件工艺相比，既有相似处，又有较大变化。SiGe/Si异质外延必须与本征基区、非本征基区和发射区工艺结合，保证工艺相容性，以便形成自对准晶体管结构。与同质双极型自对准晶体管制造工艺类似，在SiGe/Si异质器件制造中，也可应用多晶硅等工艺组合，形成自相定位及对准的本征基区、非本征基区和发射区。应用选择外延工艺可形成SiGe本征基区。图6-2-6

对准SiGe基区异质结器件芯片示意图

在异质结器件技术中，本征基区锗组分和发射区、基区杂质分布，构成决定晶体管性能的关键因素。对于SiGe/Si异质结器件，除了基区应有适当锗含量和分布外，减小基区电阻也是提高晶体管最高工作频率的主要因素之一。因此，本征基区硼掺杂浓度需适当增加，可接近11019cm-3，非本征基区更要确保高掺杂浓度。可以应用高浓度硼掺杂多晶硅扩散形成PSiGe非本征基区，也有工艺应用高硼含量氧化硅(BSG)作为自对准局域掺杂源，增加非本征基区空穴浓度。为保证异质SiGe外延基区应变晶格完整性，要求后续杂工艺温度较低，常控制在850℃以下。对于SiGe/Si异质结集成电路制造，双极型基本工艺和SiGe外延基区工艺的有机结合，是获得优良器件性能的关键。图6-2-6

对准SiGe基区异质结器件芯片示意图

高性能双极晶体管，一个优化的双极器件需要的掩模数最少，关键的对准工艺也很少，成品率要很高。它还需要具有下列特性：结电容很小，发射极和集电极串联电阻很低，基极渡越时间很短，良好的直流增益，高击穿电压。在水平方向和垂直方向同时缩小器件尺寸可以提高双极器件的性能。光刻、刻蚀及各种自对准技术的发展促使水平界面几何尺寸的缩小，垂直方向的尺寸也非常重要，因为结必须尽可能的浅，以减小电容和渡越时间，同时保持足够高的击穿电压和直流增益。为了对这个问题有初步的了解，首先注意渡越时间正比于基极宽度的平方(W2)，即使W增量很小，也会对渡越时间产生很大的有害影响。但是减小基极结宽Xj对降低穿通电压有不好的影响，因为这样会使集电极耗尽区接触发射极。增加基极的杂质浓度会减少耗尽区的延伸，但会引起结电容的增加及增益的降低。一个非常浅的发射结会使发射极效率降低，并降低直流电流增益。后面将要讲到，使用多晶硅发射极会使这个问题缓解。六、特殊考虑

图6-2-7给出了一个通过发射极、基极和集电极区沿垂直表面方向的剖面的杂质分布曲线。其集电极区由重掺杂的N+埋层和轻掺杂的外延层组成。在隔离结构制成以后，用离子注入及扩散等步骤形成基极区和发射极区。集电极轻掺杂的一侧决定了集电结击穿电压，BVCBO，除了穿通情况以外，击穿是雪崩过程引起的。发射结的击穿电压，BVEBO，受轻掺杂基极区限制。因为基极比集电极掺杂重得多，所以BVEBO比BVCBO也小得多。图6-2-7SBC双极晶体管的杂质分布图N+埋层的极电极和轻掺杂的外延层的结合可以得到高BVCBO和低的集电极电阻Rc，多晶能发射极结构多晶发射极具有如下优点:123发射极的横向和纵向尺寸很容易改变由于发射极是用与衬底直接接触的多晶硅中的杂质向外扩散而形成的，所以不存在用离子注入法生成发射极时由于离子注入所造成的残余损伤而导致的成品率问题；发射结的铝接触尖刺被减到了最小。

用多晶硅发射极生产出来的晶体管的电流增益比用常规发射极(如发射极深度约为200纳米，基极深度约为100纳米)生产的高3至7倍。使用多晶硅发射极的晶体管具有高达17~30GHz的载止频率(fT)和少于50ps的基极延时。一种界面氧化物隧道模型被用来解释电流增益的提高：多晶硅沉积以前，在衬底表面总会不可避免地形成一薄层氧化物，对把空穴注入多晶硅来说，这层氧化物的作用就像是隧道阻挡层，而这就提高了发射极效率。另一个较高增益的原因可能是衬底与多晶硅界面使杂质隔离程度增强了。二次离子质谱仪(SIMS)分析证实了的确有这种杂质堆积现像发生。这种杂质隔离作用使结势垒电位升高，在正向偏置时阻碍了空穴注入发射极区并降低了发射极区空穴浓度的梯度，使空穴电流减小而电流增益加大。

在生产中特别是在器件尺寸缩小时，由于氧化物界面的不均匀及特性的差异使可生产性降低。下面给出一个可避免上述情况的生产工艺流程，在小心净化和氢氟酸浸渍并沉积多晶硅以后，在1050℃的高温下进行快速高温退火使发射极杂质通过扩散到位。这就生成了一层厚度约为0.5纳米至1纳米的重复生产性能好的自然氧化物，并允许在不破坏多晶硅与单晶硅界面上连续晶粒结构边界的条件下再生成一个砷掺杂浅(约50纳米)发射极区。用上述流程可以把发射极电阻降低到30Ω-μm2以下。在275℃的温度下沉积多晶硅并用等离子体增强(PECVD)工艺也可得到较好的结果。

在先进的双极器件中缩小基极宽度WB的主要障碍是内基极硼离子注入的沟道拖尾。解决方法之一是不把硼离子直接注入衬底。在侧壁间隙氧化物生成后，沉积第二层多晶硅后再用硼离子注入掺杂。用向外扩散法生成内基极后，再进行As+离子注入。用这种方法已经生产出基极宽度为100纳米，发射结深为50纳米，截止频率为16GHz的NPN型晶体管。

在双多晶硅自对准双极结构中，内、外基极区之间的联接是个关键问题。基极的边缘和发射极接触区之间的距离由侧壁氧化物间隙的厚度来决定，两个基极区之间的重叠面积取决于间隙厚度和P+多晶硅区横向扩散量。对这两个参量必须严格控制，以便得到双多晶结构的高成品率。如果内、外基极区重叠部分过大，会使BVEBO、β和fT的值很低。另一方面，如果在这两个区域边缘的间隙太大，则会造成过高的RB值并通过轻掺杂的相关基极区使发射极和集电极之间的穿通电压值下降。

在侧壁及发射极底部都会产生少数载流子注入基极现像。可以看到从侧壁注入引起的晶体管电流增益要比从底部注入小得多。这是因为在发射极下方的基极宽度和掺杂浓度都比沿侧壁小。对于发射极尺寸小于1μm的器件，圆周与面积比可能增加到导致使普通发射极电流增益β由于圆周注入作用而明显降低。

双极技术有发展前途的新发展之一是使用硅和锗合金作为基极材料的超高性能异质结双极晶体管(HBT)。GexSi1-X合金具有比Si窄的用于基极区的能隙，并足以提高发射极效率。但是这种器件至今尚未进入大规模集成电路阶段。第三节存储器工艺流程易失性存储器1.DRAM介绍动态随机存取存储器(DynamicRandomAccessMemory,DRAM)是一种广泛应用的易失性存储器，其数据会在单元断电时丢失。这种存储器依赖于电容器存储电荷来保持数据，但由于电容中的电荷会随着时间的推移逐渐泄漏，因此DRAM必须周期性地刷新以维持数据。这种刷新机制正是DRAM被称为“动态”存储器的原因。1T/1C的DRAM单元原理图核心构成：储存电容、字元线、位元线组成：1个晶体管(Transistor)、一个存储电容(Capacitor)晶体管：多为N-MOS晶体管，又称转移栅极电容两级：单元电容板(CellPlate,CP)——施加电压端储存节点(StorageNode,SN)——储存资料端基本单元结构95虽然1T/1C的基本单元没有变化，DRAM的工艺技术却经历了许多代的变化。早期的单元电容从极板式电容发展为现代的三维电容单元，即3D单元。3D单元分为堆叠式单元和沟槽式单元。工艺发展流程：硅基片蚀刻深槽→形成第一层电极板→沉积电介质→制作第二层电极→埋入连接线