DSP原理与应用设计 课件第二章TMS320C6748的硬件结构

DSP原理与应用PrincipleandApplicationofDSP长沙师范学院信息科学与工程学院01第二章TMS320C6748的硬件结构学容TMS320C6748概述锁相环PLL系统配置模块SYSCFG1234习内电源与睡眠控制器PSC5TMS320C6748内部结构外部存储器接口EMIFA62.1TMS320C6748概述2.2TMS320C6748内部结构TMS320C674x集总架构模块（Megamodule）由TMS320C674x定点/浮点CPU、内部存储器控制器和高级事件触发器（AET）构成。TMS320C674x定点/浮点CPU融合了C64x+定点与C67x+浮点架构，支持完整浮点运算；兼容TMS320C67x+™DSP指令集和TMS320C64x+™DSP指令集。

TMS320C674x集总架构模块（Megamodule）的组成：C674xCPU、内部存储器控制器、AET。介绍两级缓存架构（L1P/L1D各32KB，L2256KB）及内部外设（INTC、PDC、BWM、IDMA）。高级事件触发器（AET）的调试功能：硬件编程断点、数据观测点、计数器、状态排序。1、DSP子系统2.2TMS320C6748内部结构DSP、可编程实时单元（PRU）子系统、EDMA3传输控制器以及芯片外设通过交换矩阵架构来实现相互连接。交换矩阵由多个交换中心资源（SCRs）和网桥。

网桥用来执行数据总线宽度转换和总线执行频率转换。2、DSP系统互联单元2.2TMS320C6748内部结构（1）DSP内部存储器DSP内部存储器由32KB的程序缓存L1P、32KB的数据缓存L1D和二级缓存L2存储器组成，程序存储控制器（PMC）配置L1PRAM中用于程序RAM或缓存空间的大小，默认为32KB；数据存储控制器（DMC）配置L1DRAM中用于数据RAM或缓存空间的大小，默认为32KB；标准存储控制器（UMC）配置L2RAM中用于普通RAM或缓存空间的大小，默认为256KB；1024KB的BootROM。（2）共享RAMC674xDSP提供一个128KB的片上单端口共享RAM，DSP和一些主外设都可访问该共享RAM。（3）外部存储器C674XDSP有两个外部存储器接口EMIF接口和DDR2/mDDR存储器控制器。3、存储单元2.2TMS320C6748内部结构

TMS320C6748通常需要两个的参考时钟：锁相环PLL提供的系统时钟、实时时钟（RTC）模块提供的参考时钟。系统时钟通过分频方式为DSP内核和外设提供工作时钟，TMS320C6748的系统时钟架结构图。4、系统时钟2.2TMS320C6748内部结构

TMS320C674xCPU内核由以下组件组成：程序取指单元；指令分配单元；指令译码单元；两组数据处理通道、两组32位通用寄存器（每组32个，共64个）、两组共8个功能单元（.L1、.L2、.S1、.S2、.M1、.M2、.D1、.D2）；1组控制寄存器、控制逻辑、测试仿真和中断控制逻辑；内部DMA（IDMA，用于内部存储器之间的传输）.5、TMS320C674xCPU内核2.3锁相环PLL锁相环（PLL）是一种闭环频率相位反馈控制系统，可将低频外部时钟倍频为芯片所需的高频、低抖动工作时钟。TMS320C674xDSP有两个锁相环（PLL）控制器：PLLC0和PLLC1，锁相环（PLL）控制器主要功能是管理时钟率、校准以及处理器和各外围设备提供工作时钟。PLLC0负责处理器的系统时钟和门控时钟；PLLC1专为DDR2/mDDR控制器以及ASYNC3时钟域提供可配置的时钟。锁相环PLL的输出时钟PLL0_SYSCLKn的输出频率计算公式为：OSCIN÷(PREDIV+1)×(PLLM+1)÷(POSTDIV+1)÷(PLLDIVx+1)2.4系统配置模块SYSCFGSYSCFG模块的功能：管理和控制片上外设的系统级模块，包括设备标识、引脚复用配置、启动状态配置、主优先级配置等。SYSCFG模块具有防误写锁定机制，访问其寄存器组需先写入特定的键值序列值之后，才允许CPU对系统配置模块其他寄存器进行写操作。Kicker保护机制解锁SYSCFG模块寄存器的操作步骤如下：（1）写入键值83E70B13h到KICK0R；（2）写入键值95A4F1E0h到KICK1R。SYSCFG模块的主要寄存器

(1)Kick寄存器(KICK0R-KICK1R)(2)主机配置寄存器1(HOST1CFG)(3)主外设优先级寄存器(MSTPRI0-MSTPRI2)(4)引脚复用控制寄存器(PINMUX0-PINMUX19)(5)上拉/下拉使能寄存器(PUPD_ENA)(6)上拉/下拉选择寄存器(PUPD_SEL)2.5电源及睡眠控制器（PSC）电源与睡眠控制器（PSC）负责管理系统电源开关、时钟启停以及复位（设备级和模块级）的状态转换，主要用于为片上模块（外设与CPU）提供精细化电源管理。C6748DSP包含两个PSC模块，每个PSC模块由以下部分组成：（1）一个始终保持供电的电源域，AlwaysON域（或称PD0电源域）在芯片通电时始终处于开启状态；（2）一个额外的伪电源域/内部电源域，分别用于管理DSP子系统中存在的RAM及L3RAM的休眠模式，其状态既可为开启也可为关闭。电源与睡眠控制器（PSC）为每一个模块/外设定义了6种状态(ModuleStates)：使能(Enable)、禁止(Disable)、同步复位(SyncReset)、软件复位禁止(SwRstDisable)、自动休眠(AutoSleep)和自动唤醒(AutoWake)。2.6外部存储器接口(EMIFA）EMIFA（ExternalMemoryInterfaceA）是DSP中用于连接外部存储器的一种总线接口。TMS320C6748的EMIFA是16位数据总线，实现DSP与外部的SRAM、SDRAM和Flash等多种存储设备之间的数据传输。TMS320C6748的EMIFA接口与内部主控制器、外部存储器连接框图如图2-22所示。EMIFA控制器能够处理来自DSP内部的CPU、EMDA、主外设的请求以及来自外部SDRAM存储器、异步存储器的请求。当多个请求同时出现时，EMIFA控制器按照请求源的优先级排序处理优先级最高的申请。2.6外部存储器接口(EMIFA）1、EMIFA接口引脚与存储空间映射EMIFA接口引脚可以分成三组：SDRAM专用引脚、异步存储器专用引脚、SDRAM和异步存储器公用引脚。2.6外部存储器接口(EMIFA）2、EMIFA总线的SDRAM接口EMIFA总线能够无缝连接大多数标准的单倍速（SDR）SDRAM存储器，并支持诸如自刷新模式和优先刷新等功能。右图为EMIFA总线与一片2M×16bit×4bank的SDRAM连接的电路原理图。2.6外部存储器接口(EMIFA）3、EMIFA总线的异步设备接口EMIFA总线能与多种异步设备连接，比如NORFLASH、NANDFLASH以及SRAM。EMIFA总线有四个异步设备片选引脚，，最多可以连接四个异步存储