微机技术3版PPT第4章10 7版

1、2020/6/20,上海交通大学,1,面向21 世纪课程教材 普通高等教育“十一五”国家级规划教材,微型计算机技术 Weixin Jisunji Jishu （第3 版） 孙德文 编著,2020/6/20,上海交通大学,2,第4章 内存储器接口的基本技术,2020/6/20,上海交通大学,3,内存储器接口的基本技术,4.1 三种典型的半导体存储芯片 4.2 内存储器接口的基本技术 4.3 16 位微型计算机系统中的内存储器接口,2020/6/20,上海交通大学,4,4.1 三种典型的半导体存储芯片,4.1.1 存储器的分类 4.1.2 半导体存储器芯片的发展 4.1.3 半导体存储器的结构框图

2、 4.1.4 半导体存储器的主要技术指标 4.1.5 三种半导体存储器芯片简介,2020/6/20,上海交通大学,5,4.1.1 存储器的分类,存储器是计算机系统中必不可少的组成部分，用来存放计算机系统工作时所用的信息程序和数据。 根据其在计算机系统中的地位可分为内存储器（简称内存）和外存储器（简称外存） ， 内存储器又称为主存储器（简称主存），外存储器又称为辅助存储器（简称辅存） 。,2020/6/20,上海交通大学,6,SRAM RAM 内存储器 DRAM ROM ROM EPROM E2PROM 存储器 FLASH MEMORY FLOPPY DISK DISK HARD DISK 外存

3、储器 CD OPTICAL DISK DVD MO,2020/6/20,上海交通大学,7,内存与外存,存在于主机内的存储器称为内存储器简称为内存，又称为主存。存在于主机外的存储器称为外存储器简称为外存又称为辅存。 内存储器通常是由半导体存储器组成，而外存储器的种类较多，通常包括磁盘存储器、光盘存储器及磁带存储器等。,2020/6/20,上海交通大学,8,半导体存储器的分类,随机存取器 RAM(Random Access Memory) 只读存取器 ROM (Read Only Memory),2020/6/20,上海交通大学,9,随机存储器,RAM (Random Access Memory)

4、 特点：能读能写，关机后信息消失。 分类：静态RAM 动态RAM ,2020/6/20,上海交通大学,10,SRAM,利用触发器的两个稳定状态 表示“0”和“1”， 至少需要6个晶体管 才能表示一个二进制位。 SRAM功耗较大，容量较小， 存取速度较快，价格较高， 不需要刷新。,2020/6/20,上海交通大学,11,SRAM,2020/6/20,上海交通大学,12,SRAM,2020/6/20,上海交通大学,13,SRAM的读操作,将需要读取的数据的地址送到存储器芯片。 将读写控制引脚WE#置高，片选信号CS#和输出OE#置低。 存储器芯片驱动数据输出线，将存取的数据输出。,2020/6/2

5、0,上海交通大学,14,SRAM的写操作,将要写入的数据地址送到存储芯片 将要写入的数据送入存储器芯片 将读写控制引脚WE#和片选信号CS#置低。输出信号OE#置高。,2020/6/20,上海交通大学,15,DRAM,利用MOS管的柵极对其衬底间的分布电容来保存信息，以储存电荷的多少即电容端电压的高低来表示“1”和“0”。可以由单管MOS管存放一位二进制信息。,2020/6/20,上海交通大学,16,DRAM,优点： 集成度高、功耗低、价格便宜 缺点： DRAM中的信息会因电容器的漏电而消失， 一般信息只能保存2ms左右，为了保存DRAM中的信息，每隔12ms要对其进行刷新,系统中必须配有刷新

6、电路， 存取速度较慢 微机系统中的内存条都采用DRAM芯片。,2020/6/20,上海交通大学,17,DRAM,2020/6/20,上海交通大学,18,DRAM,2020/6/20,上海交通大学,19,DRAM,对刷新操作进行专门的控制， 刷新地址可以由一个计数器提供 一般对存储器中的一行或二行 同时进行刷新。,2020/6/20,上海交通大学,20,只读存储器,ROM (Read Only Memory) ROM的特点： 是用户在使用时只能读出其中的信息，不能修改和写入新的该信息，其中信息由生产厂写入。 信息可以一直保存，不会因为断电而消失。,2020/6/20,上海交通大学,21,ROM,

7、# 可编程ROM,PROM (Programmable ROM) # 可擦除的PROM,EPROM (Erasable PROM) # 电可擦除PROM, E2PROM (Electrically Erasable PROM),2020/6/20,上海交通大学,22,可编程ROM,PROM(Programmable ROM) PROM中的程序和数据可由用户写入，但只能写入一次，是一次性写入的ROM。 存储单元可以用半导体二极管、三极管、MOS三极管电路构成。,2020/6/20,上海交通大学,23,可擦除的PROM,EPROM (Erasable PROM) 可由用户自行写入数据和程序，写入后

8、的内容可由紫外线灯照射擦除，然后再可重新写入。 EPROM可多次擦除，多次写入。 为了擦除数据，需要将存取器从芯片上拔下。,2020/6/20,上海交通大学,24,电可擦除PROM,E2PROM (Electrically Erasable PROM) 可用电信号擦除和改写的PROM,使用方便，又可表示为EAROM(Electrically Alterable ROM)。 擦写方便、价格较高、使用受限。,2020/6/20,上海交通大学,25,闪速存储器,(Flach Memory) 简称“闪存”，又称“快擦型存储器” 具有整片电擦除和部分电擦除的优点，具有耗电低、容量大、体积小、可靠性高、无

9、需后备电池、可改写、重复使用性好等优点。 广泛应用于微型计算机系统中，用来存放主板和显卡上的BIOS，使BIOS的升级变得更容易。,2020/6/20,上海交通大学,26,4.1.2 半导体存储器芯片的发展,1 . SDRAM 2 . DDR SDRAM 3 . DDR2 SDRAM 4 . DDR3 SDRAM,2020/6/20,上海交通大学,27,1. SDRAM,SDRAM（Synchronous DRAM ，同步DRAM） 是 年底推出的DRAM 芯片，它在一个CPU 时钟周期内即可完成数据的访问和刷新，可与CPU 的外频同步工作，故称同步DRAM 。由于实现工作频率与CPU 外频同

10、步化，CPU 在传输数据时不再等待，效率比EDO DRAM 高出 。,2020/6/20,上海交通大学,28,SDRAM,SDRAM 采用双存储体结构，当CPU 访问一个存储体时，另一个存储体就做好访问准备，两个存储体自动切换。 高工作频率也是SDRAM 的一个特点。 采用SDRAM 芯片的内存条为 引脚DIMM 结构，数据总线为 位宽，可以单条使用，工作电压为. V ，具有高性能、低功耗、廉价的优点。,2020/6/20,上海交通大学,29,2.DDR SDRAM,DDR SDRAM（Double Data Rate SDRAM ，双倍数据速率SDRAM） DDR SDRAM 的核心建立在S

11、DRAM 的基础上，但在速度和容量上都有提高，使用了更多、更先进的同步电路。DDR SDRAM 中有一个延时锁定回路（DelayLocked Loop ，DDL）来提供一个数据滤波信号。当数据有效时，存储器控制器可使用该滤波信号来精确定位数据，每 位输出一次，并且同步来自不同的双存储器模块的数据。DDR SDRAM 允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRAM 的两倍。DDR SDRAM 在不提高时钟频率的情况下就能加倍提高SDRAM 的速度和带宽。,2020/6/20,上海交通大学,30,DDR SDRAM,DDR SDRAM 的内存条采用 引脚DIMM 结构， 位带宽

12、，外观与SDRAM 相似，但不完全兼容，采用2.5 V 电压。,2020/6/20,上海交通大学,31,3. DDR SDRAM,DDR 在DDR 的基础上新增加 位数据预取（ bit Prefetch）的特性，这是DDR 的关键技术之一，DRAM 内部都采用了 bank 的结构，内存颗粒单元称为Cell ，这是由内存单元队列 （ Memory Cell Array）构成的。这时内存颗粒的频率分成三种：DRAM 核心频率、时钟频率和数 据传输频率。,2020/6/20,上海交通大学,32,DDR SDRAM,在DDR 中核心频率和时钟频率已经不一样了，由于DDR 采用了位数据预取技术，DDR

13、可以达到两倍于DDR 的带宽。DDR 为 bit Prefetch ，其数据传输频率是核心Cell工作频率的 倍；DDR 为 bit Prefetch ，其数据传输频率为核心Cell 工作频率的 倍。这里必须指出的是，DDR 要达到两倍于DDR 的带宽水平的前提是，DDR SDRAM 的外部时钟频率也是DDR SDRAM 的 倍。,2020/6/20,上海交通大学,33,DDR SDRAM,采用DDR SDRAM 的内存条采用 、 、（主流标准为）引脚的FBGA 封装，内存颗粒的工作电压为1. V ，物理规格同DDR SDRAM 不兼容。,2020/6/20,上海交通大学,34,4. DDR

14、SDRAM,DDR 可达到的频率上限超过 MHz ，和DDR 一样，它使用预读取技术提升外部频率并降低存储单元运行频率，一次的预读取位数是 bit 。数据预读取技术具体实现的方式是，用两倍于DDR SDRAM 内存的数据预取架构来增强存储单元并行运行能力，在提供相同传输速率的同时降低了存储单元的运行频率，和DDRDDR 内存的 MHz 存储单元运行频率相比，DDR 内存的存储单元仅运行在 MHz ，由于存储单元的频率很难再往上提升，因此 MHz 的存储单元运行频率达到了大规模应用的极限，,2020/6/20,上海交通大学,35,DDR SDRAM,而DDR 还可以通过提升存储单元频率来提高DR

15、AM 输出频率，最终改善整个内存模组能够提供的带宽。例如，现在最新的高性能DDR SDRAM 规格DDR ，其存储单元的运行频率仅和DDR 的 MHz 相当，仍然存在上升空间。,2020/6/20,上海交通大学,36,DDR SDRAM 的特点, 点对点连接。这是为了提高系统性能而进行的重要改动，也是DDR 与DDR 的一个关键区别。在DDR 系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR 内存模组之间是点对点的关系（单物理Bank 的模组） ，或者是点对双点的关系（双物理Bank 的模组） ，从而大大地减轻了地址命令控制与数据总线的负载

16、。,2020/6/20,上海交通大学,37,DDR SDRAM 的特点, 新增的重置功能。重置是DDR 新增的一项重要功能，并为此专门准备了一个引脚。该引脚将使DDR 的初始化处理变得简单。当Reset 命令有效时，DDR 内存将停止所有操作，并切换至最少量活动状态，以节省电力。在Reset 期间，DDR 内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL 与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR 达到最节省电力的目的。,2020/6/20,上海交通大学,38,DDR SDRAM 的特点, 逻辑Bank 数量。DDR S

17、DRAM 中有 Bank 和 Bank 的设计，目的就是为了应对未来 大容量芯片的需求。新型的DDR 将从 Gb 容量起步，因此起始的逻辑Bank 就是 个，另外还为未来的 个逻辑Bank 做好了准备。 高级的刷新控制。DDR 支持根据温度自刷新及局部自刷新等其他功能。 联合重置功能和. V 的低操作电压，DDR 在功耗方面要比DDR 更低。,2020/6/20,上海交通大学,39,4.1.3 半导体存储器的结构框图,1.半导体存储器的基本结构 2. 存储器中的数据组织,2020/6/20,上海交通大学,40,1. 半导体存储器的基本结构,2020/6/20,上海交通大学,41,2. 存储器中

18、的数据组织,2020/6/20,上海交通大学,42,在字节编址的计算机系统中，一个内存地址对应一个字节单元，16位字和32位双字各占有2和4个字节单元。 例；32位双字12345678H占内存4个字节地址24300H24303H，在内存中的存放下： （a）为小数端存放 （b）为大数端存放 都以最低地址24300H为双字地址。,2020/6/20,上海交通大学,43,4.1.4 主要技术指标,1.存储容量 指存储器可以容纳的二进制信息量，以存储器中存储地址寄存器MAR的编址数与存储字位数的乘积表示； 2.存储速度 可以用两个时间参数表示，一个是“存取时间”（Access Time）TA，定义为从

19、启动一次存储器操作，到完成该操作所经历的时间；另一个是“存储周期”（Memory Cycle）TMC，定义为启动两次独立的存储器操作之间所需的最小时间间隔；,2020/6/20,上海交通大学,44,主要技术指标,3.可靠性 用MTBF（Mean Time Between Failures，平均故障间隔时间）来衡量， MTBF越长，可靠性越高。 4.性能/价格比,2020/6/20,上海交通大学,45,4.1.5 三种半导体存储器芯片简介,1.SRAM 芯片HM6116 2. DRAM 芯片Intel 2164A 3. EPROM芯片Intel 2732A,2020/6/20,上海交通大学,46

20、,1. SRAM 芯片HM,HM 是一种 位的高速静态CMOS 随机存取存储器，其基本特征是： 高速度。存取时间为 ns 、 ns 、 ns 、 ns（分别以- 、 - 、- 、- 为标志） 。 低功耗。运行时为150 mW ，空载时为100 mW 。 与T TL 兼容。 引脚引出与标准的2K8 b 的芯片（如 芯片）兼容。 完全静态。无须时钟脉冲与定时选通脉冲。,2020/6/20,上海交通大学,47,图- HM 的引脚排列,2020/6/20,上海交通大学,48,HM 的内部功能框图,2020/6/20,上海交通大学,49,SRAM 芯片HM,HM 芯片的存储容量为 K b ，片内有 （即

21、 K）个存储单元，排列成 的矩阵，构成 K 个字，字长 位，可构成 KB 的内存。该芯片有 条地址线，分成 条行 地址线A A 和 条列地址线A A 。一个 位地址码选中一个 位存储字，需有 条数 据线I O I O 与同一地址的 位存储单元相连，由这 条数据线进行数据的读出与写入。,2020/6/20,上海交通大学,50,表 41 6116的工作方式,11条地址线、8条数据线、1条电源线VCC和1条接地线GND； 3条控制线 片选信号 、写允许信号 和输出允许信号 ； 3个控制信号的组合控制6116芯片的工作方式。,2020/6/20,上海交通大学,51,SRAM的读操作,将需要读取的数据的

22、地址送到存储器芯片。 将读写控制引脚 置高，片选信号 和输出 置低。 存储器芯片驱动数据输出线，将存取的数据输出。,2020/6/20,上海交通大学,52,SRAM的写操作,将需要写入的数据的地址送到存储器芯片。 将要写入的数据送入存取器芯片 将读写控制引脚 片选信号 置低， 输出 置高,2020/6/20,上海交通大学,53,2. DRAM 芯片Intel A,Intel A 是 K b 的芯片，其基本特征是： 存取时间为 ns 、 ns（分别以A 、A 为标志） 。 低功耗。工作时最大为 mW ，维持时最大为27. mW 。 每 ms 需刷新一遍，每次刷新 个存储单元， ms内需有 个刷新

23、周期。,2020/6/20,上海交通大学,54,DRAM,利用MOS管的柵极对其衬底间的分布电容来保存信息，以储存电荷的多少即电容端电压的高低来表示“1”和“0”。可以由单管MOS管存放一位二进制信息。,2020/6/20,上海交通大学,55,DRAM,优点：是集成度高、功耗低、价格便宜 缺点：是DRAM中的信息会因电容器的漏电而消失， 一般信息只能保存2ms左右，为了保存DRAM中的信息，每隔12ms要对其进行刷新。 系统中必须配有刷新电路， 微机系统中的内存条都采用DRAM芯片。,2020/6/20,上海交通大学,56,Intel A 的内部功能框图,2020/6/20,上海交通大学,57

24、,2164A的片内有64K（65536）个内存单元，有64K个存储地址，每个存储单元存储一位数据，片内要寻址64K个单元，需要16条地址线，为了减少封装引脚，地址线分为两部分 行地址和列地址，芯片的地址引脚只有8条。 由行地址选通信号 ，将先送入的8位行地址送到片内行地址锁存器，然后由列地址选通信号 将后送入的8位列地址送到片内列地址锁存器。16位地址信号选中64K个存储单元中的一个单元。,A的读写,2020/6/20,上海交通大学,58,刷新时，送入7位行地址，同时选中4个存储矩阵的同一行，即对4128 = 512个存储单元进行刷新。 数据线是输入和输出分开的，由 信号控制读写。 无专门的片

25、选信号。,A的刷新,2020/6/20,上海交通大学,59,3. EPROM芯片Intel 2732A,2020/6/20,上海交通大学,60,2732的工作方式,2732有6种工作方式 1 .读方式 和 同时为低电平 2 .待用方式 为高电平，输出高阻抗 3 .编程方式 / VPP加21V电压， 加50ms低电平有效的TTL编程脉冲 4 .编程禁止方式 / VPP加2lV电压 接高电平 5 .输出禁止方式 / VPP接高电平， 接低电平 6 .Intel标识符方式,2020/6/20,上海交通大学,61,2732A的方式选择,2020/6/20,上海交通大学,62,使用EPROM芯片要注意的

26、问题,VPP端加+21V电压时不能插拔EPROM芯片 加电时先加低压VCC(+5V)，然后加高压VPP(+21V),关断时,则先关高压VPP，后关低压VCC。 当 为低电平时， / VPP不能在低电平和+21V间切换。 有的EPROM芯片的VPP为+25V,2020/6/20,上海交通大学,63,4.2 内存储器接口的基本技术,8位微机系统中的存储器接口 动态存储器的连接,2020/6/20,上海交通大学,64,8位微机系统中的存储器接口,图- 所示为是一个 位微型计算机系统中的存储器子系统。该子系统中有由 片Intel A EPROM 组成 KB 的EPROM 区和由 片 SRAM 组成 K

27、B 的SRAM 区。该存储器子系统共占用 KB 的内存空间（图中CPU 为 ， 的存储器IO 控制信号为IO M） 。,2020/6/20,上海交通大学,65,4.2 半导体存储器接口的基本技术 4.2.1 8位微机系统中的存储器接口,2020/6/20,上海交通大学,66,1） 地址线的连接,图中有2种存储芯片，2732有l2条地址线A11A0，6116有11条地址线A10A0。 CPU为8088，有20条地址线A19A0。这20条地址线分为二部分，其中A11A0称为片内地址(存储器片内)直接同2732的地址线A11A0相连，A19A12为片外地址通过“控制电路”同2732的片选信号 相连，

28、该“控制电路”称为“片选控制电路”。,2020/6/20,上海交通大学,67,地址线的连接,对6116而言，片内地址为A10A0，直接同8088的A10A0相连，A19A11为片外地址通过“片选控制电路2”同6116的片选信号 相连。 显然2732的片选控制电路同6116的片选控制电路是不一样的。2732的片选控制电路有11条地址线输入，而6116的片选控制电路有12条地址线输入。,2020/6/20,上海交通大学,68,2）数据线的连接,2732和6116都为8条数据线， 直接同8088的8条数据线相连。,2020/6/20,上海交通大学,69,3 ）控制线的连接,2732的控制信号 和61

29、16的控制信号 , 同8088的控制信号 , 和 IO/ 连接。 对存储芯片进行读写，首先是选中芯片：要进行“片选”，然后进行“字选”：在被片选选中的芯片中选择存储字。,2020/6/20,上海交通大学,70,1 .集成译码器及其应用 集成译码电路74LS138,74LS138是3-8线译码/分配器 有3个选择输入端 C、B、A ,输入3位代码(C为高位,A为低位)，用以选择8个输出端中哪一个有效 3个使能输入端G1、 2A 、 2B ，只有在G1=“H”, 2A = 2B =“L”时，译码器才能工作，又称允许端、控制端 8个 输出端 低电平有效，当CBA= i时 (i=07), 有效。,2B

30、,2A,2020/6/20,上海交通大学,71,74LS138译码器,2020/6/20,上海交通大学,72,图4-9为采用74LSl38作为片选控制的存储系统，系统中有4个EPROM2732，4个SRAM6ll6，下面计算各芯片的地址范围 A19A18A17A16A15A14A13A12A11A10A9A8 A7 A6 A5 A4A3 A2A1A0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 EPROM1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0

31、0 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 SRAM1,2020/6/20,上海交通大学,73,用l 6进制表示地址范围,EPROMl的地址范围为： F8000HF8FFFH 存储容量为4KB SRAM1的地址范围为： FC000HFC7FFH 存储容量为2KB,2020/6/20,上海交通大学,74,本例中EPROM和SRAM片选电路的区别,EPROM的片选端 直接由74LS138的 控制 SRAM1的片选端 由74LS138的 和A11 经或门后控制 对EPROM1而言，片内地址为A11A0， 片外地址为A19A12 对SRAM1而言，片内地址为

32、A10A0, 片外地址为A19A10， EPROM和SRAM采用不同的片选控制电路,2020/6/20,上海交通大学,75,2. 用基本的逻辑门电路实现片选控制,对于存储芯片较少的存储器系统，可以采用基本的逻辑门电路组成片选控制电路。 利用或门的特性输入全0，输出为0 与非门的特性输入全1，输出为0 可以方便地用或门、与非门或其组合组成片选控制电路。,2020/6/20,上海交通大学,76,用基本门电路实现片选控制,用基本门电路实现片选控制,2020/6/20,上海交通大学,77,2020/6/20,上海交通大学,78,3 .实现片选控制的三种方式,1 ）全译码 CPU的全部地址线A0A19都

33、参予译码，因此对应于存储器芯片中的任意单元都只有唯一的确定的地址。 2 ）部分译码 CPU的地址线A0A19中有l条或几条没有参予译码，那么一个存储单元就有几个地址对应，若有n条地址线未参予译码，则一个存储单元有2n个地址对应，称为“地址重迭”。,2020/6/20,上海交通大学,79,3）线选法,图- 所示的电路中两个芯片的存储容量都为 K b ，各有 条地址线A A 和 条数据线D D ，这 条地址线、数据线分别同CPU 对应的地址线、数据线相连。 EPROM 的片选线CE 直接同CPU 的地址线A 相连，SRAM的片选线CE 直接同CPU 的地址线A 相连，这样，只用CPU的 条地址线来

34、控制存储器芯片的片选端，这种片选控制方式 称为线选。,2020/6/20,上海交通大学,80,线选法,2020/6/20,上海交通大学,81,线选法,A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A SRAM 1 0 0 0 1 0 1 1 EPROM 0 1 0 0 0 1 1 1 “ ”为无关项，取0 、取1 都可以。设“ ”取0 ， 则两个存储器芯片的地址范围为： EPROM为 H FFH ， SRAM 为 H FFH 。,2020/6/20,上海交通大学,82,4. 控制信号的连接,SRAM通常有三条控制信号线 片选信号 、写允许信号 和输出允许信号

35、； EPROM芯片常采用双线控制，片选信号 用来选择芯片，输出允许信号 用来允许数据输出。只有这两条控制线同时有效时， 才能从输出端得到要读出的数据。 建议 同地址译码器输出相连，以控制对各器件的选择，而 同系统控制总线中的读信号 相连，这样可以保证所有未被选中的器件处于低功耗状态。,2020/6/20,上海交通大学,83,根据DRAM芯片的特点，DRAM芯片的连接要注意如下几个问题： 1 .行地址和列地址的形成 采用二片74LS158四路二选一选择器将CPU的l6位地址线分为行地址A0A7，列地址A8A15，分二次送入DRAM的地址端。,4.2.2 动态存储器的连接,2020/6/20,上海

36、交通大学,84,2020/6/20,上海交通大学,85,2. 和 的产生,4组DRAM存储器的 和 由两级地址译码器组成 第一级译码器由2564位的ROM24S10组成，产生第二级译码的译码条件。 第二级译码器由二个74LS138组成，分别生成4组DRAM芯片所需要的 和,2020/6/20,上海交通大学,86,图-,2020/6/20,上海交通大学,87,表4-6 第一级译码器24S10 中有关存储字内应写入的数据,Q Q Q 总线地址 S W 、S W （即S 的A 、A ） 00 01 10 11 A A （即S 的A A ） 0000 001 001 001 001 0001 000

37、011 011 011 0010 000 000 101 101 0011 000 000 000 111,2020/6/20,上海交通大学,88,3. 刷新电路,2020/6/20,上海交通大学,89,(1) 由地址多路器产生刷新所需要的低7位地址A6A0 (2) 15s的时间间隔由定时器(8253)发出，作为DMAC的请求信号DREQ,经CPU允许产生一次刷新操作，DMAC发出DACK经非门1、与非门2和与门3产生刷新所需要的 。 (3) 存储器读信号经与非门2和与门3送存储器芯片,2020/6/20,上海交通大学,90,4.3 16位系统中的内存储器接口,16位微机系统中的奇偶分体 8086的存储器访问操作 16位系统中存储器接口举例,2020/6/20,上海交通大学,91,4.3.1 16位微机系统中的奇偶分体 在16位系统中，内存1MB分为两部分： 偶地址区 同CPU低8位数据线相连，由A0作片选，当A0 = 0时选中； 奇地址区 同CPU高8位数据线相连， 由 片选，当 = 0时，选中； 存储芯片A0A18同CPU A1A19相连,2020/6/20,上海交通大学,92,2020/6/20,上海交通大学,93,表4-7 存储体选择编码表,A 传送的字节