第4章ALTERA的CPLD与FPGA器件

1、,第四章ALTERA的CPLD与FPGA器件,Altera公司简介,Altera公司是世界上最大的专业CPLD/FPGA公司之一。Altera设计的PLD器件包括MAX/MAX系列CPLD（阵列型、EEPROM配置）、FLEX/ACEX/APEX系列FPGA（查找表技术、SRAM工艺）及Stratix/Cyclone、Stratix/Cyclone系列SOPC器件。MAX：指MultipleArrayMatrix，即多阵列矩阵。该类型器件采用E2PROM编程单元，属ISP或EPLD型CPLD。常用的Altera5000、7000、9000系列芯片都属于MAX型。FLEX：指FlexibleLo

2、gicElementMatrix,即灵活逻辑单元阵列。该类型器件采用SRAM编程单元，属无限次可改写、但断电后布线逻辑立即消失的FPGA器件。目前人们常用的Altera6000、8000、1K、10K、20K系列芯片都属于FLEX型。,提供新研究成果,开发新产品及设计工具,服务消费者,Altera目标,设计工具,高密度CMOS可编程逻辑器件,知识产权（IP）,可编程的解决方案,PLD器件分类,4.1综述,Altera器件性能特点Altera公司一直致力于高密度可编程逻辑器件（CPLD/FPGA）的研发与生产。Altera的CPLD/FPGA器件具有良好的性能、极高的密度和非常大的灵活性,它通过

3、高集成度、多I/O引脚及最快的速度为用户的各种需求提供有效的解决方案,极大地满足了用户对“可编程芯片系统”（SystemonaProgrammableChip）日益增长的需求。下图表示了Altera器件与CMOS器件的关系。,AlteraSOPC器件Cyclone系列参数,Altera可编程器件除了具有PLD的一般特点外,还具有改进的结构、先进的处理技术、现代化的开发工具以及多种Mega功能选用等优点。1.高性能Altera器件采用先进的CMOS技术,具有非常低的功耗和相当高的速度;采用连续式互连结构,在整个芯片内提供快速、连续的信号延时;诸如对芯片内部电路的改进也增强了系统性能。,2.高密度

4、逻辑集成设计人员总是希望电子器件具有尽可能高的集成度,更强的功能、最小的功率消耗、更低的价格（成本）。这就需要把更多的逻辑集成到单一芯片上来。此外现有的设计也常需要进行二次开发或进行系统修改或升级。高集成度的CPLD/FPGA器件能为上述要求提供很好的解决方案。Altera器件的集成度从300门到超过1000万门,可用来设计、集成现有的各种逻辑器件,包括中、小规模及大规模标准逻辑器件、MCU、CPU、DSP及各种接口电路，直至实现单片系统（SOC）。3.较短的开发周期Altera的快速、直观、易于使用的Quartus和MAX+PLUS开发系统（软件）简单、易学，功能强大，能够有效的缩短用户的开

5、发周期。使用Quartus或MAX+PLUS开发系统进行工程设计、编译处理、仿真校验以及对器件下载编程一般只需几分钟到几小时。下图展示了在MAX+PLUS环境下的一个典型的CPLD开发周期图，标出了设计一个1万门规模的逻辑系统所需要的典型时间。,用Altera器件设计1万门规模的逻辑系统所需要的典型时间。,4.高性能价格比Altera公司不断改进产品的开发与制造工艺,10多年积累的经验使其工艺技术及制造工艺达到业界领先,因此能够提供性价比合理的可编程逻辑器件。5.兆（Mega）功能模块Altera的CPLD/FPGA器件高达数百万门的集成度,使得在单个可编程器件中实现一个完整的数字系统成为可能

6、。为了推进这种高集成度器件的应用,进一步缩短设计周期,Altera提供了兆功能模块并支持AMPP（AlteraMegafunctionPartnersProgram）功能。兆功能模块具有高度的灵活性及固定功能器件所不能达到的性能,可用来实现如高速有限冲击响应（FIR）滤波器、总线协议（PCI总线）、DSP、图像处理、高速网络通讯（包括异步传输方式（ATM）、微处理器及标准外设接口电路等。,作为复杂的系统级功能,Altera的兆功能模块是由预先验证过的硬件描述语言（HDL）设计的。兆功能模块应用范围包括从标准模块（如通用异步收/发器控制器UART）到利用PLD的特点改进的实例设计6.在系统可编程

7、(ISP)Altera器件的在系统可编程性(ISP)提高了设计灵活性,简化了样品制做过程及流水线生产过程,并且可以对产品进行快速而有效的现场升级。Altera的ISP使用IEEE1149.1标准的JTAG测试端口,可以在一个独立的生产过程中对器件进行编程,并可以对在板（PCB板）器件进行功能测试。,Altera器件系列Altera公司目前提供了四大类十余个系列的CPLD产品:1、多阵列MAX9000、MAX7000、MAX5000、MAX3000和Classic系列;2、柔性(可更改)逻辑单元阵列FLEX10K、FLEX8000及FLEX6000系列;3、先进的可编程单元阵列APEX20K、A

8、CEX1K系列。4、新一代SOPC器件：Stratix和Cyclone（飓风）FLEX器件采用查找表（LUT）结构来实现逻辑功能,MAX和Classic器件采用乘积项(Produc-Term/PT)结构来实现逻辑功能,而APEX器件采用集LUT、PT和存储于一体的多核结构来实现逻辑功能。每种器件系列针对具体的应用都有各自的特点。下面是Altera器件的性能对照表。,Altera器件性能对照表,图AlteraCPLD结构演变示意图,所有的Altera器件系列均采用CMOS工艺,其中一些系列经过不断地改进,已采用了更为先进的工艺技术。下图归纳了Altera器件的结构,这些结构保证了器件在各种集成度

9、下都能够保持高性能。,MAX7000系列器件,包含：MAX7000SMAX7000AEMAX7000B系列器件,MAX7000S主要特征,MAX7000S主要特征：基于Altera的MAX架构的CPLD器件32256宏单元6005,000可用门每个宏单元可支持多达32个乘积项输出EEPROM编程配置可设置加密位支持不同的核心工作电压(5V)与I/O接口电压(3.3V)支持漏级开路输出通过标准的JTAG接口实现在系统编程(ISP),器件各部分编号解释,EPM7128STC100-7EPM=家族标识(可擦除可编程MAX器件）7128S=器件类型(128=单元数量)T=封装类型(L=PLCC,T=T

10、QFP.)C=使用环境(商业Commercial,工业Industrial)100=引脚数量(numberofpinsonthepackage)-7=速度级别(ns)速度级别后可能还有后缀(作为特殊器件的特征)再举一例:EPM7064SLC44-5是使用在商业环境、44引脚、PLCC封装、速度级别是5ns的CPLD器件。,MAX7000S系列器件与封装形式,PLCC封装：塑料有引线芯片载体封装，(PlasticLeadedChipCarrier)PQFP封装：塑料方型扁平封装(PlasticQuadFlatPackage)TQFP封装：小型方型扁平封装(TinyQuadFlatPackage)

11、BGA封装：球栅阵列封装(BallGridArrayPackage),AlteraMAX7000器件术语,逻辑阵列块(LAB)一组逻辑单元每个LAB包含16个宏单元宏单元（Macrocell）器件的基本构造块等同于logiccell(这个术语用来描述任一个Altera器件基本构造块)可编程互联阵列(PIA)提供信号互相传递的通道（路径）I/O控制块(I/OB)对MAX7000系列器件的引脚按设计的需求进行编程配置。例如将引脚设置为输入、输出、漏极开路、摆率控制、多电压I/O接口（Multivolt）等等。,MAX7000S/AE/BLAB,GCLK1,GCLk2,OE1,GCLRn,PIA,I

12、/OControlBlock,I/OControlBlock,6to12I/Opins,6to12I/Opins,Macrocells1to8,Macrocells9to16,LABA,6to12,16,36,6to12,Macrocells33to40,Macrocells41to48,LABC,6to12,16,36,6to12,I/OControlBlock,I/OControlBlock,6to12I/Opins,6to12I/Opins,Macrocells49to56,Macrocells57to64,LABD,6to12,16,36,6to12,Macrocells17to24,

13、Macrocells25to32,LABB,6to12,16,36,6to12,6to12,6to12,6to12,6to12,6OutputEnables,6OutputEnables,6,6,MAX7000S/AE/B宏单元,GlobalClock,GlobalClear,36ProgrammableInterconnectSignals,16ExpanderProductTerms,toI/OControlBlock,7000hastwoGlobalClock,Product-TermSelectMatrix,D,ENA,PRn,CLRn,Q,ClearSelect,Clock/Enab

14、leSelect,RegisterBypass,SharedLogicExpanders,ParallelLogicExpanders(fromotherMCs),toPIA,ProgrammableRegister,MAX7000I/OB的功能MAX7000系列器件的输出可以根据系统的各种需求进行编程配置。1)多电压（Multivolt）I/O接口MAX7000系列器件（除了44引脚的器件外）具有多电压接口的特性,也就是说,MAX7000可以与不同电源电压的系统接口。所有封装中的5V器件都可以将I/O设置在3.3V或5.0V下工作。这些器件设有VCCINT和VCCIO等两组VCC引脚,它们分

15、别用于内部电路和输入缓冲器及I/O输出缓冲器,如下图所示。,MAX7000S/E多电压接口逻辑,非MAX7000A器件的MAX7000系列器件的VCCINT引脚必须始终接到5.0V电源。在这个VCCINT电平下,输入电压是TTL电平并同3.3V和5.0V输入兼容。根据输出的要求,VCCIO引脚可连到3.3V或5.0V电源。当VCCIO接5.0V电源时,输出电平和5.0V系统兼容;当VCCIO接3.3V电源时,输出电平和3.3V系统兼容。当VCCIO低于4.75V时,将增加一个微小的短延时。,2）漏极开路（OpenDrain）配置MAX7000S系列器件每个I/O引脚都有一个类同于集电极开路输出

16、控制的OpenDrain输出配置选项。MAX7000S系列器件可利用OpenDrain输出提供诸如中断和写允许等系统级信号。这些信号能够由任意一个器件所支持,也能同时由多个器件来提供,并提供一个附加的“线或”。3）电压摆率控制(SlewRate)选项MAX7000E/S的每一个I/O引脚的输出缓冲器输出的电压摆率都可以调整,即可配置成低噪声方式或高速性能方式。较快的电压摆率能为高速系统提供高速转换速率,但它同时会给系统引入更大的噪声。低电压摆率能减少系统噪声,但同时也会产生4ns5ns的附加延迟。摆率控制连到Turbo位。当Turbo位接通时,电压摆率设置在快速状态。这种设置应当仅用在系统中影

17、响速度的关键输出端,并有相应的抗噪声措施。,当Turbo位断开时,电压摆率设置在低噪声状态,这将减少噪声的生成和地线上的毛刺。MAX7000E/S的每一个I/O引脚都有一个专用的EEPROM位来控制电压摆率,它使得设计者能够指定引脚到引脚的电压摆率。MAX7000器件的加密设计所有MAX7000器件都有一个可编程加密位,可以对被编程到器件内的数据进行加密。在加密位被编程后,器件设计不能复制和读出。由于在EEPROM内的编程数据是看不见的,利用加密位可实现高级的设计加密。当对器件重新编程时,加密位和所有其它的编程数据均被擦除。,I/OB的特别功能,可设置速度/电量控制每一个宏单元能被设置成高速(

18、TurboBiton)或者省电(TurboBitoff)工作模式斜率控制每个输出缓冲区都具有输出脉冲边沿斜率编程改变功能，以适应信号低噪声输出和高速输出要求。漏极开路输出选项每一个MAX7000S和MAX7000AEI/O引脚都能设置成漏极开路输出状况。除了44-Pin的器件外，所有的MAX7000系列器件都支持3.3V或5.0VI/O操作,MAX7000AE总览,0.35um技术制造与工业标准的MAX7000S家族器件兼容3.3-V工作电压5-nstpd性能3.3VJTAG接口实现ISP,MAX7000AE器件家族,Feature,可用门宏单元最多用户I/O引脚数电路延时tPD(ns)最高计

19、数频率fCNT(MHz),EPM7256AE,5,0002561646.0156.3,EPM7512AE,10,0005122127.5119,EPM7032AE,60032364.5192.3,EPM7064AE,1,25064684.5192.3,EPM7128AE,2,5001281005.0181.8,新一代MAX7000B系列器件,第五代EEPROM工艺MAX器件家族,提供:2.5VJTAG接口实现ISP2.5V核心工作电压，I/O接口电压可为1.8V、2.5V、和3.3V,并支持其他的低电压工作标准比5V器件节省75%的电源消耗和现有的7000S器件内建立树形分布的低失真时钟;具有

20、快速建立时间和时钟到输出延时的外部寄存器。灵活的互连方式:具有快速、互连延时可预测的快速通道(FastTrack）连续式布线结构;实现快速加法、计数、比较等算术逻辑功能的专用进位链;实现高速、多输入（扇入）逻辑功能的专用级联链;实现内部三态总线的三态模拟;多达六个全局时钟信号和四个全局清除信号。支持I/O多电压：2.5V,3.3V,5.0V，遵从PCI2.2总线标准。,多种配置方式:内置JTAG边界扫描测试电路,可通过外部EPROM、智能控制器或JTAG接口实现在电路重构(ICR）。所有FLEX器件都支持ICR，可通过专用的配置器件或JTAG接口或MCU控制器完成器件配置功能必须在每次上电后予

21、以配置典型的配置时间:80100msFLEX10K器件的配置通常是在系统上电时通过存储于一个Altera串行PROM中的配置数据,或者由系统控制器提供的配置数据来完成。配置数据也能从系统RAM或Altera的BitBlaster或ByteBlaster下载电缆获得。,对于已配置的FLEX10K器件,可以通过重新复位器件,加载新数据的方法实现在电路重构。多种封装形式:引脚范围为84600,封装形式有TQFP、PQFP、BGA和PLCC等相同封装中的Flex10K系列器件引脚相兼容FLEX10K器件由Altera的Quartus和MAX+PLUS开发系统支持每个FLEX10K器件中包含一些逻辑阵列

22、块（LAB）和几个嵌入式阵列块(EAB)。EAB用来实现各种复杂的逻辑功能及存储数据表格,如实现微控制器、数字处理、数据传输等。LAB用来实现一般性的逻辑功能,如计数器、加法器、多路选择器等。EAB和LAB结合而成的嵌入式门阵列具有高性能和高密度特性,使得设计者可在单个器件中实现一个完整的系统。,IOE,IOE,1,8,IOE,IOE,1,8,IOE,IOE,1,8,IOE,IOE,1,8,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,IOE,逻辑阵列LAB,EAB,EAB,逻辑单元LE,逻辑阵列LAB,嵌入式阵列,FL

23、EX10K的结构图,I/O单元,FLEX10K系列典型器件参数,典型门,特征,寄存器,最多用户I/O引脚数,10,000,EPF10K10EPF10K10A,720,134,20,000,EFP10K20,1,344,189,30,000,EFP10K30EPF10K30A,1,968,246,40,000,EFP10K40,2,576,189,50,000,EFP10K50EPF10K50V,3,184,310,70,000,EFP10K70,4,096,358,100,000,EFP10K100EPF10K100A,5,392,406,130,000,EPF10K130V,7,120,47

24、0,250,000,EPF10K250A,逻辑单元,576,1,152,1,728,2,304,2,880,3,744,4,992,6,656,12,160,RAM比特,6.144,12,288,12,288,16,384,20,480,18,432,24,576,32,768,40,960,12,624,470,Flex10K器件特性,Flex10KE家族编号,设计某些典型电路所需要的系统资源,EAB结构,什么是EAB?是在PLD中嵌入的一大块RAM；每个EAB可提供2048个存储位,可实现16个以上的LEs所能完成的复杂逻辑功能（实现100到600个门的逻辑功能）能用一种模式预先载入数据，

25、以实现预期的逻辑功能。如实现乘法器、微控制器、状态机及复杂逻辑等。一个EAB可起到100到600个门的作用。EAB可灵活予以配置的-256x8/512x4/1024x2/2048x1EAB可单独使用,也可组合起来使用。可以将EAB互连以产生大型的逻辑功能块；RAM的使用并不妨碍逻辑单元的功能实现逻辑的EABPLD芯片在下载的同时，就实现EAB数据的加载可利用EAB生成大的查找表或ROM,输出时钟,输入时钟,写使能,WritePulseCircuit,RAM/ROM2,048Bits,256x8512x41,024x22,048x1,D,11,10,9,8,地址,1,2,4,8,数据输入,D,D

26、,1,2,4,8,数据输出,D,EABcontainsregistersforincomingandoutgoingsignals,FLEX10KEAB,RAM/ROM4,096Bits,时钟2,时钟2使能,256x16512x81024x42048x2,数据输出,DENA,数据输入,DENA,写使能,DENA,读使能,DENA,写地址,DENA,读地址,DENA,时钟1,时钟1使能,4096Bit的EAB,EABcontainsregistersforincomingandoutgoingsignals,单个EAB可以实现一个带有8输入和8输出的44乘法器,开发系统中的参数化功能模块（LPM

27、功能块）能自动选用EAB的优点。通过EAB可以用来实现较大的专用RAM块,消除了相关的时序问题和布线问题。EAB的同步RAM产生自己的WE信号和与全局时钟匹配的自定序信号。这种自定序RAM电路,只要求满足全局时钟的建立和保持时间。EAB用作RAM时,每个EAB能配置成2568、124、10242、20481等尺寸。更大的RAM可由多个EAB组合在一起组成。例如,两个2568的RAM块可组成一个25616的RAM,两个5124的RAM可以组合成一个5128的RAM,如下图所示。,逻辑阵列逻辑阵列由一系列逻辑阵列块(LAB)构成。每个LAB由八个逻辑单元（LE）及其它们的进位/级联链、LAB控制信

28、号以及LAB局部互连组成。由八个LE构成的LAB为FLEX10K器件提供的“粗颗粒”结构,容易实现高效布线,不但能提高器件利用率,还能提高器件性能。每个LE包含一个4输入的查找表（LUT）、一个可编程触发器、进位链和级连链等。每个LAB相当于96个可用逻辑门,可以构成一个中规模的逻辑块,如8位计数器、地址译码器或状态机等。也可以将多个LAB组合起来构成一个更大规模的逻辑块。,FLEX10K逻辑阵列块(LAB),逻辑单元（LE）,逻辑单元(LE)是FLEX10K结构中的最小单元,它以紧凑的尺寸提供高效的逻辑功能。每个LE含有一个4输入查找表(LUT)、一个带有同步使能的可编程触发器、一个进位链和

29、一个级联链。其中,LUT是一个4输入变量的快速组合逻辑产生器。每个LE都能驱动局部互连和FastTrack互连,如下图所示。,数据1数据2数据3数据4,ENA,到逻辑阵列反馈,到快速通道互连,CarryChain,CascadeChain,LUT,Clear&PresetLogic,D,Q,时钟选择,寄存器时钟使能,MuxforRegisterPacking,Carryin,Cascadein,CarryOut,CascadeOut,LABControl1LABControl2Device-WideClear,FLEX10K逻辑单元(LE),LE中的可编程寄存器可以配置为D、T、JK、RS触发

30、器。每个触发器的时钟（Clock）、清除(Clear)、预置(Preset)等控制信号可以由全局信号、I/O或任何内部逻辑驱动。对于组合逻辑,寄存器被旁路掉,而由LUT输出直接驱动LE输出。LE有两个驱动互连通道的输出信号。一个用于驱动局部互连,而另一个用于驱动行或列FastTrack互连。这两个输出信号能够单独控制。例如,可以用LUT（查找表）驱动一个输出而用寄存器驱动另一个输出,这种特性称为寄存器打包。因为寄存器和LUT可以用作互不相关的功能,所以这一特性能够提高LE的利用率。FLEX10K器件提供了两种类型的专用高速数据通道:进位链和级联链它们连接相邻LE,但没有使用互连通道。进位链支持

31、高速计数器和加法器。级联链可以在最小的延时情况下实现多输入逻辑。进位链和级联链连接到同行中所有LAB及LAB中的所有LE。大量使用进位链和级联链会降低布局布线的多样性，因此,使用进位链和级联链限于对速度有要求的关键部分的设计。,1)进位链（CarryChain）进位链提供LE之间非常快的（小于0.2ns）超前进位功能。进位信号通过超前进位链从低序号LE向高序号位进位，同时进位到LUT和进位链的下一级。这种结构特性使得FLEX10K器件能够实现高速计数器、加法器和任意宽度的比较器功能。进位链逻辑可以由Quartus和MAX+PLUS编译器在设计处理时自动生成,或者由设计者在设计输入期间手工建立。

32、LPM、DesingWare等参数化逻辑功能块具有自动使用进位链的优点。通过链接LAB来实现多于八个LE的进位链。为了提高适配率,长进位链在同行LAB中交替跨接。即,长度超过一个LAB的进位链,要么从偶序号LAB跨接到偶序号LAB,要么从奇序号LAB跨接到奇序号LAB。例如,同行中第一个LAB的最后一个LE进位到同行中第三个LAB的第一个LE上。进位链不能跨过位于行中部的EAB。例如,在EPF10K50器件中,进位链终止在第八个LAB上,而新的进位链起始于第九个LAB。,下图展示了如何利用进位链实现加法器、比较器、计数器。其中LUT部分产生两位输入信号和进位信号的“和”,并将它接到LE输出。寄

33、存器在实现简单加法器时被旁路掉,或在实现累加器时起作用。进位链逻辑产生一个输出信号,它直接连接到高一位的进位输入,最后一个进位输出接到一个LE上,它可以作为一个通用信号使用。,2）级联链（CascadeChain）利用级联链,FLEX10K结构可以实现扇入很多的逻辑功能。通过相邻的LUT并行计算逻辑功能的各个部分,再用级联链将这些中间值串接起来。级联链可使用“与”逻辑或“或”逻辑来连接相邻的LE的输出。每增加一个LE,逻辑的有效输入宽度增加四个,而延时增加约0.7ns。级联链可由MAX+PLUS编译器在编译时自动生成,也可以由设计人员在设计输入时手工创建。多于8位的级联链可通过将多个LAB链接

34、到一起来自动实现。,FastTrack互连,FLEX10K器件内部信号的互连和器件引脚之间的信号互连是由纵横贯穿整个器件的快速通道（FastTrack）互连提供的。,I/O单元,每个I/O引脚由位于行、列互连通道末端的I/O单元（IOE）连接。每个IOE含有一个双向缓冲器和一个可作为输入/输出/双向寄存器的触发器。当IOE作为输出时,这些寄存器提供5.3ns的时钟到输出延时。IOE还具有许多其它特性,如JTAG编程支持、摆率控制、三态缓冲和漏极开路输出等。,Dual-PortRAM4-KbitEABwithx16WidthPCI-CompliantI/O,嵌入式架构发展,1.0-mmFineL

35、ineBGAPackagesRequiresHalftheBoardAreaMinimizesCost,下一代封装,0.25-mCMOSSRAMFive-LayerMetal2.5-VCorewithMultiVoltI/O5.0-VTolerantInputs,先进的处理技术,DESIGNEDFORPCI100-MHzSYSTEMSPEED150-MHzFIFOs,突出性能,Altera10KE器件,JTAG边界扫描支持,MAX7000器件支持JTAG（IEEE1149.1标准）边界扫描测试。如果设计中不需要JTAG接口,则可将JTAG引脚作为用户I/O引脚使用。常规测试：MAX7000器件在出厂前都经过了严格的全功能测试,并保证合格。每一个可编程的EEPROM位均可测试,所有内部逻辑单元保证100%可编程。在MAX7000器件制造过程中,采用了标准测试数据,测试完后再将标准测试数据擦掉。,Altera器件的边界扫描测试(BST),什么是边界扫描测试？边界扫描测试(简称为BST，BoundaryScanTesting)，是为了有效的进行大规模集成电路的在板测试而由联合测试行动组织(JTAG，JointTestActionGroup)提出来的一种新型测试技术。1990年IEEE接受了该测试技术，制定了相应的测试标准，