计算机组成原理第四章

1、第四章 存 储 器,4.1 概述,4.2 主存储器,4.3 高速缓冲存储器,4.4 辅助存储器,4.1 概 述,一、存储器分类,1. 按存储介质分类,存储介质是指能寄存“0”、“1”两种代码并能区别两种状态的物质或元器件。,(1) 半导体存储器,(2) 磁表面 存储器,(3) 磁芯存储器,(4) 光盘存储器,易失,TTL 、MOS,磁头、载磁体,硬磁材料、环状元件,激光在磁光材料上进行读写操作。,体积小、功耗低、存取时间短,磁盘、磁带,(1) 存取时间与物理地址无关（随机访问）,顺序存取存储器（串行） 磁带,4.1,2. 按存取方式分类,(2) 存取时间与物理地址有关（串行访问）,随机存储器,

2、只读存储器,直接存取存储器 先直接后串行 磁盘,在程序的执行过程中 可 读 可 写,在程序的执行过程中 只读,磁盘、 磁带 、光盘,高速缓冲存储器（Cache）,Flash Memory,存 储 器,3. 按在计算机中的作用分类,4.1,高,小,快,1. 存储器三个主要特性的关系,二、存储器的层次结构,4.1,4.1,缓存-主存层次主要解决CPU和主存速度不匹配的问题，主存和缓存之间的数据调用是由硬件自动完成的。 主存-辅存层次主要解决存储系统的容量问题 。 主存和辅存之间的数据调用是由硬件和操作系统共同完成。,虚拟存储器,虚地址,逻辑地址,实地址,物理地址,主存储器,（速度）,（容量）,1)

3、 指令地址码访问的地址为虚地址或逻辑地址。 2) 程序在执行过程中真正能访问到的地址为物理地址。,4.2 主存储器,一、概述,1. 主存的基本组成,2. 主存和 CPU 的联系,4.2,高位字节 地址为字地址,低位字节 地址为字地址,3. 主存中存储单元地址的分配,4.2,低地址存高字节(大端模式）,低地址存低字节 （小端模式）,计算机系统可以按字（存储字长）寻址，也可以按字节寻址。 不同机器存储字长不同，存储字长取8的倍数。,设地址线 24 根,按 字节 寻址,按 字 寻址,若字长为 16 位,按 字 寻址,若字长为 32 位,224 = 16 M,8 M,4 M,(2) 存储速度,4. 主

4、存的技术指标,(1) 存储容量,存放二进制代码的总数量,存储器的 访问时间,存取时间,4.2,指启动一次存储器操作，到完成该操作所需要的全部时间。 1) 读出时间指从存储器接收到有效地址，到产生有效输出所需要的全部时间。 2) 写入时间是从存储器接收到有效地址开始，到数据写入被选中单元为止所需要的时间。,(3) 存储器的带宽,位/秒,存取周期,单位时间内存储器存取的信息量。,芯片容量,二、半导体存储芯片简介,1. 半导体存储芯片的基本结构,1K 4位,16K 1位,8K 8位,10,4,14,1,13,8,4.2,1) 译码驱动电路：把总线送来的地址信号翻译成对应存储单元的选择信号，该信号在读

5、写电路的配合下完成对备选中单元的读/写操作。 2) 读写电路：读写放大器和写入电路 3) 控制线：读写控制线与片选线两种。 存储芯片通过地址总线、数据总线和控制总线与外部连接。,2. 半导体存储芯片的译码驱动方式,(1) 线选法 （168存储芯片）,4.2,(2) 重合法 （1K1位）,4.2,0,0,静态RAM用触发器工作原理存储信息，信息读出后，仍保持其原状态，不需要再生。 电源掉电时，原存储信息丢失，故属于易失性半导体存储器。 基本单元单元由6个MOS管组成。,三、随机存取存储器 ( RAM ),1. 静态 RAM (SRAM),(1) 静态 RAM 基本电路,A 触发器非端,A 触发器

6、原端,T1 T4,(2) 静态 RAM 芯片举例,存储容量 1K4位,2. 动态 RAM ( DRAM ),1） 动态RAM基本单元电路有三管式和单管式。主要由MOS管和电容组成。 2） 利用电容存储电荷的原理来寄存信息。 3） 电容电荷一般只能维持12ms，电源不掉电，信息也丢失。 4） 需要对存储单元进行动态再生和刷新。 5）与静态RAM比，集成度高，功耗低。,(1) 动态 RAM 基本单元电路,读出与原存信息相反,读出时数据线有电流 为 “1”,写入与输入信息相同,写入时CS充电 为 “1” 放电 为 “0”,T,无电流,有电流,(2) 动态 RAM 刷新,1） 刷新的过程就是将原存信息

7、读出，再由刷新放大器形成原信息并重新写入的再生过程。 2）动态RAM存储单元内容长时间不读写会慢慢消失，必须定时刷新，一般为2ms刷新一次，称为刷新周期。 3）刷新按行进行。,(3) 动态 RAM 刷新,刷新与行地址有关,“死时间率” 为 128/4000 100% = 3.2%,“死区” 为 0.5 s 128 = 64 s,以 128 128 矩阵,tC = tM + tR,无 “死区”, 分散刷新（存取周期为1s）,(存取周期为 0.5 s + 0.5 s),以 128 128 矩阵为例, 异步刷新,对于 128 128 的存储芯片（存取周期为 0.5s）,将刷新安排在指令译码阶段，不会

8、出现 “死区”,“死区” 为 0.5 s,若每隔 2 ms 集中刷新一次,“死区” 为 64 s,3. 动态 RAM 和静态 RAM 的比较,存储原理,集成度,芯片引脚,功耗,价格,速度,刷新,4.2,DDR=Double Data Rate双倍速率同步动态随机存储器,(2) 静态 RAM 芯片举例,存储容量 1K4位,四、只读存储器（ROM）,1. 掩膜 ROM ( MROM ),行列选择线交叉处有 MOS 管为“1”。,行列选择线交叉处无 MOS 管为“0”。,存储的信息由生产厂家在掩膜工艺过程中“写入”，用户不能修改。,2. PROM (一次性编程),芯片出厂时内容全部为0，用户可以用专

9、门的PROM写入器将信息写入。,3. EPROM (多次性编程 ),EPROM是一种可擦除可编程只读存储器，用户可以对其信息作任意次的改写。 采用紫外线进行擦除，擦除时间比较长（8-20分钟），但不能对个别需要改写的单元进行单独擦除或重写。,2716 EPROM 的逻辑图和引脚,4. EEPROM (多次性编程 ),电可擦写,局部擦写 20ms,全部擦写,5. Flash Memory (快擦型存储器),比 E2PROM快,4.2,EPROM,价格便宜 集成度高,EEPROM,电可擦洗重写，重写速度快(5us),具备 RAM 功能,FLAH 编程、读取、擦除。高密度非易失性读写存储器。,存储空

10、间：CPU决定 存储器：用户 需求定 存储芯片：芯片厂家,五、存储器与 CPU 的连接,1. 存储器容量的扩展,用 2片 1K 4位 存储芯片组成 1K 8位 的存储器,4.2,(2) 字扩展（增加存储字的数量）,用 2片 1K 8位 存储芯片组成 2K 8位 的存储器,4.2,(3) 字、位扩展,用 8片 1K 4位 存储芯片组成 4K 8位 的存储器,4.2,2. 存储器与 CPU 的连接,(1) 地址线的连接 低位地址线,(2) 数据线的连接 字扩展,(3) 读/写线的连接,(4) 片选线的连接 /MREQ，高位地址线。,(5) 合理选用芯片,4.2,例 4.1 设CPU有16根地址线，

11、8根数据线，并用/MREQ作为访存控制信号，用/WR作为读/写控制信号。现有存储芯片：1K*4位RAM，4K*8位RAM，8K*8位RAM，2K*8位ROM，4K*8位ROM,8K*8位ROM及74138译码器和几种门电路。 1）主存地址空间分配： 6000H-67FFH为系统程序区 6800H-6BFFH为用户程序区 2）合理选择存储芯片，说明各选几片。 3）详细画出存储芯片的片选逻辑图。,例4.1 解:,(1) 写出对应的二进制地址码,(2) 确定芯片的数量及类型,A15A14A13 A11 A10 A7 A4 A3 A0,4.2,(3) 分配地址线,A10 A0 接 2K 8位 ROM

12、的地址线,A9 A0 接 1K 4位 RAM 的地址线,(4) 确定片选信号,4.2,真值表,输入：自然二进制码,输出：低电平有效,例 4.1 CPU 与存储器的连接图,4.2,(1) 写出对应的二进制地址码,(2) 确定芯片的数量及类型,(3) 分配地址线,(4) 确定片选信号,1片 8K 8位 ROM 2片 8K 8位 RAM 1片4K 8位的RAM,A11 A0 接 ROM 和 RAM 的地址线,4.2,用 138 译码器及其他门电路（门电路自定）画出 CPU和 2764 的连接图。要求地址为 F0000HFFFFFH , 并 写出每片 2764 的地址范围。,4.2,七、提高访存速度的

13、措施,采用高速器件,调整主存结构,1. 单体多字系统,增加存储器的带宽,4.2,在一个存取周期内，从同一地址取出4条指令， 然后逐条将指令送至CPU执行，即每隔1/4存取周期，主存向CPU送一条指令。 前提：指令和数据在内存内必须连续存放。,2. 多体并行系统,(1) 高位交叉（顺序存取）,各个体并行工作,多体模块组成的存储器，每个模块有相同的容量和存取速度，各模块有自己独立的地址寄存器、数据寄存器、地址译码、驱动电路和读写电路，能并行工作，又能交叉工作。,(2) 低位交叉（交叉存储）,各个体轮流编址,问题：交叉存储器可以一次读取多个字，总线宽度不变怎么办？,低位交叉的特点,在不改变存取周期的

14、前提下，增加存储器的带宽,4.2,启动存储体 0,启动存储体 1,启动存储体 2,启动存储体 3,例：设有4个模块组成的四体存储器结构，每个体的存储字长为32位，存取周期为200ns，假设数据总线宽度为32位，总线传输周期为50ns，试求读取128位顺序存储器和交叉存储器的存储器带宽。,(3) 存储器控制部件（简称存控）,易发生代码 丢失的请求源，优先级 最高,严重影响 CPU 工作的请求源， 给予 次高 优先级,4.2,4.3 高速缓冲存储器,一、Cache 概述 问题的引入 Cache工作原理 Cache基本结构 Cache读写操作 Cache的改进,1. 问题的提出,避免 CPU “空等

15、” 现象,CPU 和主存（DRAM）的速度差异,容量小 速度高,容量大 速度低,程序访问的局部性原理,2. Cache 的工作原理,(1) 主存和缓存的编址,主存和缓存按块存储 块的大小相同,B 为块长,4.3,(2) 命中与未命中,M C,主存块 调入 缓存,主存块与缓存块 建立 了对应关系,标记 记录 与某缓存块建立了对应关系的 主存块 块号,主存块与缓存块 未建立 对应关系,主存块 未调入 缓存,(3) Cache 命中率,CPU 欲访问的信息在 Cache 中的 比率,命中率 与 Cache 的 容量 与 块长 有关,一般每块: 4 至 8 个字,块长取一个存取周期内从主存调出的信息长

16、度,在程序的执行时间，Nc 为访问Cache的总命中的次数，Nm为访问主存的总次数. 命中率h为H=Nc/(Nc+Nm). (2) tc为命中时的Cache访问时间，tm为未命中时的主存访问时间，1-h为未命中率。 平均访问时间ta为：ta=h *tc+（1-h）*tm (3）e为访问效率： E=tc/ta*100%,例4.7 假设CPU执行某段程序时，共访问Cache命中2000次，访问主存50次。已知Cache的存取周期为50ns， 主存的存取周期200ns 。求Cache-主存系统的命中率、效率和平均访问时间。,3. Cache 基本结构,由 CPU 完成,4. Cache 的 读写 操

17、作,读,对Cache写操作，必须与被映射的主存块内的信息完全一致。 1） 写直达法 2） 写回法,写,Cache 和主存的一致性,5. Cache 的改进,(1) 增加 Cache 的级数,片载（片内）Cache,片外 Cache,(2) 统一缓存和分开缓存,指令 Cache,数据 Cache,与主存结构有关,与指令执行的控制方式有关,是否流水,Pentium 8K 指令 Cache 8K 数据 Cache,PowerPC620 32K 指令 Cache 32K 数据 Cache,二、Cache 主存的地址映象,Cache中的块取自主存中的某个块，将主存中某个块复制到Cache中某个块，依据一

18、定的映射规则，由主存地址映射到Cache地址称为地址映射 （1）直接映射方式 （2）全相联映射方式 （3）组相联映射方式,1. 直接映象方式,每个缓存块 i 可以和 若干 个 主存块 对应,每个主存块 j 只能和 一 个 缓存块 对应,字块,字块地址,主存字 块标记,t 位,c 位,b 位,主存地址,m位,Cache,内地址,例：某内存为64块，Cache有4块，采用直接映射方式。,主存中任意块和Cache中唯一的块相对应。,主存块号,块内地址,m位,b位,00,01,10,11,000000,000001,000010,000011,000100,000101,000110,111001,1

19、11010,111011,111100,111101,111110,111111,000011 Mod 100 = ?,j Mod C = ?,j,i,标记？,1111,字块 1,标记,字块 0,标记,字块 2c-1,标记,Cache存储体,t位,0,1,C1,字块,字块地址,主存字 块标记,t 位,c 位,b 位,主存地址,比较器（t位）,=,不命中,有效位=1？,*,m位,Cache,内地址,否,是,命中,i = j mod C,直接映象方式的特点： 不灵活，每个主存块只能固定对应某个缓存块，即使还空着许多位置也不能用。,有其它改进 的映象方式吗,2. 全相联映象方式,主存 中的 任一块

20、可以映象到 缓存 中的 任一块,主存字块标记,字块内地址,主存地址,m位,b位,例：某内存为64块，Cache有4块，采用直接映射方式。,00,01,10,11,000000,000001,000010,000011,000100,000101,000110,111001,111010,111011,111100,111101,111110,111111,i,标记？,111100,111010,字块2m1,字块2c1,字块1,字块0,字块2c1,字块1,字块0,标记,标记,标记,m = t+c,Cache 存储器,主存储器,优点：灵活，命中率高。 缺点: 主存字块标记为全部块地址，访问Cach

21、e时主存的字块标记要和Cache的全部标记位进行比较。,全相联映象方式特点,3. 组相联映象方式,某一主存块 j 按模 Q 映射到 缓存 的第 i 组中的 任一块,字块,组地址,主存字 块标记,t 位,q 位,b 位,主存地址,m位,Cache,内地址,例：某内存为64块，Cache有4块，每组2块，采用组相联映射方式。,Cache分成Q组，每组R块，i=j mod Q.,组内两块，组相联映射定义为二路组相联。,0,1,000000,000001,000010,000011,000100,000101,000110,111001,111010,111011,111100,111101,1111

22、10,111111,000001 Mod 10= ?,j Mod q = ?,i,标记？,111011 Mod 10= ?,00000,11101,字块内地址,组地址,主存字块标记,组,0,1,2c-r1,主存地址,Cache,主存储器,共 Q 组，每组内两块（r = 1),1,例4.8 假设主存容量为512KB,Cache容量为4KB，每个字块为16个字，每个字32位。 1）Cache地址有多少位，可容纳多少块。 2）主存地址有多少位，可容纳多少块 3） 在直接映射方式下，主存的第几块映射到Cache的第5块。（设起始字块为第一块） 4） 画出直接映射方式下主存地址字段中各段的位数。,例4.

23、9 假设主存容量为512K*16位，Cache容量为4096*16位，块长为4个16位的字，访存地址为字地址。 1) 在直接映射方式下，设计主存的地址格式。 2）在全相联映射方式下，设计主存的地址格式。 3）在二路组全相联映射方式下，设计主存的地址格式。 4）若主存容量为1024K*16位，块长不变，在四路组相联方式下，设计主存的地址格式。,例4.10 假设Cache的工作速度是主存的5倍，且Cache被访问命中的概率是95%，则采用Cache后，存储器性能提高多少?,例4.11 设某机主存容量为16MB,Cache容量为8KB，每字块有8字，每字32位。设计一个四路组相联映射的Cache组织

24、。 1) 画出主存地址字段中各段的位数。 2）设Cache初态为空，CPU一次从主存的第0,1,2，99单元读出100个字，并重复10次，问命中率多少？ 3）若Cache速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？ 4）系统的效率为多少？,三、替换算法,1. 先进先出 （ FIFO ）算法,2. 近期最少使用法（ LRU）算法,小结,某一 主存块 只能固定 映射到 某一 缓存块,某一 主存块 能 映射到 任一 缓存块,某一 主存块 能 映射到 某一 缓存 组 中的 任一块,不灵活,成本高,考研题： 假设某计算机按字变址，Cache有4个行，Cache和主存之间交换

25、的块为2个字。若Cache的内容初始为空，采用2路组相联映射方式和LRU替换策略，访问的主存地址依次为0,4,8,2,0,6,8,6,4,8时，命中Cache的次数是： A.1 B.2 C. 3 D.4,4.4 辅助存储器,一、磁记录原理,磁盘是用某些磁性材料薄薄地涂在金属铝表面作载磁体来存储信息。,二、硬磁盘存储器,1. 硬磁盘存储器的类型,(1) 固定磁头和移动磁头,(2) 可换盘和固定盘,2. 硬磁盘存储器结构,(1) 磁盘控制器,接受主机发来的命令，转换成磁盘驱动器的控制命令,实现主机和驱动器之间的数据格式转换，数据缓冲、 串并，并串转换。,控制磁盘驱动器读写,通过总线,(2) 磁盘驱动器,控制磁盘的转动，找到目标磁道。完成数据转换及读/写控制操作。,(3) 盘片,由硬质铝合金材料制成, 是存储信息的载体。,0,1,2,磁道(Track)：磁面上均匀分布的同心圆存储轨迹。最外层为0磁道。也称柱面(Cylinder)：各个盘面上同一编号磁道的组合。 盘面：磁盘组由多个同轴盘片组成，每个盘片都是双面存储，第一个盘片的第一面为0磁面，下一个为1磁面；第二个盘片的第一面为2磁面，以此类推。 扇区(Sector)：磁道上等弧度划分的扇段。一