重庆大学数电(唐治德版)第5章.组合逻辑电路应用

1、第五章 组合逻辑电路应用(中规模集成电路MSI) 主要介绍:编码器、译码器、数据分配器、数据选择器、数值比较器和加法器的功能、分析、设计和应用。,5.1编码器,编码器分类 ： 普通二进制编码器、二 - 十进制编码器、优先编码器,编码：用二进制代码表示特定信息的过程。,编码器：实现编码操作的电路。,N/n线编码器：,任何时刻只能对一个对象进行编码的编码器叫普通编码器。普通编码器的输入是一组相互排斥（一组出现，其余的都不得出现）的变量。,5.1.1 普通编码器,用逻辑1表示对象要求编码，逻辑0不要求编码，这种逻辑表示称为高电平输入有效。输入信号的相互排斥性质可用下式表示,用逻辑0表示对象要求编码，

2、逻辑1不要求编码，这种逻辑表示称为低电平输入有效。输入信号的相互排斥性质可用下式表示,表示在任何时刻，只能有1个输入为逻辑1，其他都为逻辑0。,表示在任何时刻，只允许1个输入为逻辑0，其他都为逻辑1。,设计将十进制数码编码为8421BCD码的二-十进制普通编码器。,设输入I9、I8、I0分别表示十进制数码9、8、0 ； 输出Y3、Y2、Y1、Y0分别是8421BCD码的4个二进制位。 输入低电平有效的编码器真值表为：,（1）列出真值表,表5.1.1 10线-4线普通编码器的真值表,0,1,0,0,0,0,0,0,0,0,0,1,（2）求最简逻辑函数,考虑输入低电平有效的约束条件，得,同理可得,

3、图5.1.2 10线-4线普通编码器的逻辑图,I0,I1,I2,I3,I4,I5,I6,I7,I8,I9,10k10 VCC=5V,I9,I8,（3）画逻辑图,I7,I6,I5,I4,按下低电平，否则高电平,普通编码器的缺点： 输入变量必须满足互 斥条件。,用同样方法可设计 二进制编码器。,如果不满足互斥条件，则需要增加约束条件限制电路，才使编码可靠。,1、优先编码器 能够根据事先安排好的优先次序,对优先输入信号进行编码的编码器称为优先编码器。 2、优先编码器的分类：二进制和二 - 十进制两类。,（1） 二-十进制优先编码器(中规模74148） 以 (10/4)线)二-十进制优先编码器为例说明

4、其设计方法。 1）分析设计要求，列真值表： 设计一个 10/4线优先编码器，用 I0 I9 表示10个输入，用 Y3 Y2 Y1 Y0 表示4位二进制码输出，规定 I9 的优先权最高，依次下降， I0 最低，输入低电平有效，编码采用8421 BCD码的反码。 编码器同时有几个输入出现时，优先权高的排斥优先权低的，即编码器仅对优先权高的输入进行编码。,5.1.2 优先编码器,使能信号,优先编码器本身,编码标志信号,输出扩展信号,输出表达式,（2）列出真值表,表5.1.2 8线-3线优先编码（中规模集成器件74148）,说明：-任意值（0或1）,输入低电平有效，编码采用8421 BCD码的反码,（

5、1）说明电路的功能,a)当EN=1时，编码器不能编码，输出全为1； 当EN=0时，正常编码。 （EN低电平有效） 此时，若输入无低电平， YF=0 ，YEX=1（表明无编码输入）。 若输入有低电平，YF=1，YEX=0（表明有编码输入）。,b)要求编码（输入有低电平），优先级由高到低的顺序为：I7、I6、I0，对应的输出二进制代码依次为000、001、111。注意：优先编码器允许几个输入信号同时要求编码，但是，只对优先级别最高的输入信号进行编码。例如，当I7=I6=I0=0时，输出只是I7的代码000,c)代码重复：当EN=0时，对应于代码111有2种输入组合，即输入仅I0要求编码和输入全部都

6、不要求编码。因此，引入编码标志输出信号YF加以区别。,d)信号EN、YF和YEX共同实现编码器的扩展。YF用于编码标志输出信号的扩展，YEX用于代码的扩展。,A0 A1 5编为：1111 0000,图3.2.5 16线-4线优先编码器,优先权由高到低,解：,工作原理：,例 5.1 试用74148组成16线-4线优先编码器。,EI=1时，U2的输出全为1。U2的YF=1 又使U1的输出全为1。因此，Z3=Z2=Z1= Z0=ZF=1, 编码器不能编码。,(b)当EI=0时，编码器进行 16线-4线优先编码。,Z3=YEX2=0。输出在0111 (A8) 0000(A15)之间变化。,可见高位片优

7、先于低位片。,如果A15A8中有0，则U2 优先编码。且U2的YF2=1，导 致U1的输出全为1。即禁止低位 编码。,当EI=0时，编码器进行 16线-4线优先编码。,如果A15A8全为1，则U2的 Y2=Y1=Y0=1，Z3= YEX2=1，YF2 =0，使U1能够对A7A0进行编码。,当EI=0时，编码器进行 16线-4线优先编码。,输出在1111(A0)1000(A7) 之间变化。 ZF=1。,5.2 译码器 译码 把二进制码的含义“翻译”出来的过程。 译码器 完成译码操作的电路。 分三类 二进制译码器 、二-十进制译码器、显示译码器。,5.2.1 二进制译码器 1、二进制译码器 (2n

8、=N) n - 输入二进制码的位数(输入变量组合数); N-输出变量个数;有 2/4 线 、3/8 线 、4 /16 线等。,n/N线译码器：,2n N,74LS138 -3/8 线译码器二进制译码器 （低电平有效）,选通输入,74LS138 逻辑符号,即当S1=1、S2=S3=0时，译码。,例 输入为A2、A1、A0为001时，Y1应0（低电平有效），其余均为1。,0,1,1,0,选通 输入,译码,关闭,每一个输出对应一个输入变量的最小项取反,代表一个二进制 码。 3线-8线译码器可产生3变量函数的全部最小项。,C,B,A,74138 -3/8 线译码器二进制译码器,当 S=1 时，第 i

9、个 输出的表达式可写成：,表 3.3.1 74LS138 译码器真值表,C,B,A,例 5.2.1 试用74138构成4/16线译码器,1、A3=0时，S2=S3=0，S1=1，U1译码，U2关断。 2、A3=1时，S2=S3=1，U2译码，U1关断。,图3.3.2 2片74LS138构成的4/16线译码器,5V,S1,S3,S2,A2,A1,A0,U2,S1,S3,S2,A2,A1,A0,A0,A1,A2,A3,U1,Y10,Y15,74138,74138,0,0,1,1,U1译码,U2关断,U1关断,U2译码,当控制输入有效时，74138译码器产生3变量的全部最小项。,例 2,补充例： 试

10、分析图示电路，写出逻辑函数表达式，列出真值表，说明逻辑功能。 解： 1）写逻辑表达式,2）说明逻辑功能（可借助真值表）,例 5.2.2 试用74138译码器实现函数：,解:令函数变量C、B、A作为74138的输入变量，并将函数变换 为最小项表达式,画逻辑图：,&,Z2,本例推广到一般情况：,由n线-2n线译码器可以实现 变量数不超过n的任意逻辑函数。,1.根据函数自变量数n选择n线-2n线的译码器；,方法是：,2.确定函数的自变量与译码器输入变量的一一对应关系；,3.将函数变换为关于译码器输入变量的最小项表达式，进一步将函数转换为译码器输 出变量的逻辑表达式；,4.画逻辑图（令译码器的控制变量

11、有效）。,。,隐含了译码器的控制变量有效,补充例 ：设计一图示组合电路，其功能如下：,解：1）列真值表,2）化简逻辑函数,3）用门电路实现 (略) 也可用一4/16线译码器实现： 2） 由真值表得,二-十进制译码器的功能是将输入的BCD码还原为十进制数码。,5.2.2 . 二 - 十进制译码器 (7442) n = 4， N =10,i= 0 9,图5.2.5 二-十进制译码器7442的电路原理,输入为 8421 BCD 码，输出低电平有效。 电路有拒伪码的功能，输入为 10101111时，无译码输出，所有输出为 1 。,表5.2.2 二-十进制译码器7442的真值表,能将二进制代码翻译并显示

12、出来的电路叫显示译码器。 显示译码器包括译码驱动电路和数码显示器两部分。,数码显示器是用来显示数字、文字和符号的器件。 按结构分 ：1）字型重叠式；2）分段式；3）点阵式。 按发光物质分：1）半导体显示器（LED显示器）；2）荧光数字显示器；3）液晶数字显示器；4）气体放电显示器。,1、 数码显示器,*5.2.3 显示译码器,下面仅介绍半导体数码显示器，简称半导体数码管。,1）半导体显示器（Light Emitting Diode LED）,又叫发光二极管显示器。 结构：用磷砷化镓作成的PN结。 特点：工作电压低（1.53V）、体积小、寿命长、响应速度快（1100ns）、颜色丰富、清晰悦目，工

13、作可靠。可由TTL与非门直接驱动，如图示。,TTL与非门驱动电路,三极管驱动电路,构成 将七个发光二极管按一定方式连接在一起，每段为一个发光管，七段分别为 a、b、c、d、e、f、g，显示那个字型，则相应段的发光管发光。 分类 按连接方式不同分为共阴极和共阳极两种。,2)七段数码显示器,图5.2.6 半导体数码管BS201A的外形图和等效电路,特点：工作电压低（1.52.5V）、体积小、寿命长、可靠性高、 响应时间快（小于0.1S），但每一段的工作电流大(1040mA)。,表5.2.3 7段显示译码器7448的真值表,RBI、RBO分别称为动态灭零输入、动态灭零输出，且低电平有效。 当LT=1

14、时，显示十进制数码。 当DCBA =0000时，如果RBI=0,则不能显示0，这种情况称为动态灭零，用输出RBO=0标识。 不能拒绝伪码输入:因对于非8421BCD码输入，ag一些段为高电平，被点亮。,功能说明如下：,a.消影（灭灯）,控制端BI/RBO既可做输入（记为BI，消影输入），也可做输 出（记为RBO，动态灭零输出）。 做输入时，如果BI=0，则不论其他输入信号为何值，输出a g全为0，数码管不亮，即实现消影功能。,b.灯测试,当LT=0时，输出 ag全为1，驱动数码管的笔划段全亮，用 于测试数码管，所以，LT称为试灯输入，低电平有效。,c.显示功能,即为了使显示的多位数字符合人的习

15、惯，整数部分高位的0和 小数部分低位的0不显示，这称为动态灭零。,3）显示译码器应用电路,图5.2.7单数码管显示译码电路,a.单数码管显示译码电路,b.多数码管显示译码电路,图5.2.8 7448动态灭零,连接方法是：整数部分把高位RBO与次低位的RBI相连，最高 位的RBI接低电平；小数部分则与整数部分的连接顺序相反。,利用7448的RBI和RBO引脚可实现动态灭零,动态灭零原理：在整数部分的最高位是0 时，其RBI使本位动态 灭零。同时，其RBO输出低电平，使次高位的动态灭零使能，如 此递推，实现整数部分动态灭零。,对换,5.3 数据分配器和数据选择器,采用总线分时传送信号，需要数据分配

16、器和数据选择器。,数据分配器和数据选择器等效为多路开关，控制变量A0、A1、An和B0、B1、 、Bn选择开关连接位置，所以，它们亦称为地址变量。,（公共信号线）,5.3.1 数据分配器 功能:在地址码输入的控制下, 把一路数据分配至多路作为输出 。,带控制端的译码器可用作数据分配器,输出表达式为：,表5.3.1 8路数据分配器的真值表,在地址变量的控制 下数据D被分配到8路 输出Y0、Y1、Y7 中的一路。,未获得数据D的其 它输出不随D变化，保 持为逻辑1。,5.3.2 数据选择器 (74151),用8路数据选择器(74151)实现逻辑函数。其中3个函数变量作74151的地址变量，其他的函

17、数变量作74151的数据输入。,功能 : 在地址码输入的控制下, 从多路数据中选出一路作为输出 。,电路结构：,输出表达式为：,表5.3.2 8路数据选择器(74151)的真值表,当S=0时，在地址变量的控制下从8路输入数据中选择一路作为数据输出。,例5.3.1 试用数据选择器实现逻辑函数,1)选择A、B、C变量作为数据选择器的地址变量，令A=A2、 B=A1、C=A0 ；,在74151的控制端有效时，比较函数表达式和74151的输出表 达式，得,解：Z是4变量函数,可用24-1=8路数据选择器(74151)实现Z。,2)函数变换,3)确定数据端（D0、D1、DN-1）的表达式,4)画逻辑图,

18、根据第1步和第3步中的表达式画出逻辑图，如图5.3.4所示。,由本例推广到一般情况,2n-1路数据选择器可以 实现任意的n个变量以下的 逻辑函数。,方法是：,选择n-1个变量作为数 据选择器的地址变量；,2)将函数变换为n-1个地 址变量的最小项表达式；,3)根据最小项表达式和数 据选择器的输出表达式， 确定数据端（D0、D1、DN-1） 的表达式；,4)画逻辑图。,补充例： 试分析图示电路，写出逻辑函数表达式。 解： 由四选一数选器的功能,例 3,5.4 数值比较器,比较两个数相对大小或相等的电路，叫比较器。,5.4.1 一位数值比较器,两位一位2进制数A、B比较的结果有相等（G） 、大于（

19、L）、小于（M）。,表5.3.1 一位比较器真值表,1,0,0,1,0,0,1,0,0,1,0,0,输出的逻辑表达式为,5.4.2 四位数值比较器,两个4位2进制数A=A3A2A1A0、B=B3B2B1B0比较的结果仍然是相等(GO)、大于(LO) 、小于(SO ).,四位数值比较分2步：先进行位比较，设第i的比较结果为Gi、Li和Si；再进行下述综合比较。,如果A=B，则要求每位都相等： A3=B3、A2=B2、A1=B1、A0=B0和GI=1。逻辑函数表达式为,如果AB，则要求 A3B3 或者 A3=B3、A2B2 或者 A3=B3、A2=B2、A1B1 或者 A3=B3、A2=B2、A1

20、=B1、A0B0 或者A4=B4、A3=B3、A2=B2、A1=B1、LI=1,为使4位比较器用于更多位的数值比较，设置低于本4位的比较结果输入端：相等GI、大于LI、小于SI。,逻辑函数表达式为 LO=L3+G3L2+G3G2L1+ G3G2G1L0+G3G2G1G0LI,Go=G3G2G1G0GI,如果AB，则要求 A3B3 或者 A3=B3、A2B2 或者 A3=B3、A2=B2、A1B1 或者 A3=B3、A2=B2、A1=B1、A0B0 或者 A3=B3、A2=B2、A1=B1、A0=B0、SI=1,结合一位比较器和上述表达式，得到4位数值比较器的逻辑 图如5.4.2。,逻辑函数表达

21、式为 So=S3+G3S2+G3G2S1+G3G2G1S0+G3G2G1G0SI,它也是集成4位数值比较器7485的电路原理图。,利用比较器7485的低位比较结果输入端（GI、LI、SI），可以实现比较器的位数扩展。,图5.4.3 12位串行扩展数值比较器,*5.4.3 比较器的位数扩展,位数扩展方式有串行和并行两种。,串行扩展:最低4位比较器的串行输入端设置为GI=0、LI=0、SI=0，比较结果送到中间4位比较器的串行输入端；中间4位比较的结果送高4位比较器的串行输入端；高4位比较器的结果作为12位比较的最终结果。,采用两级比较，第一级16位分四组同时进行比较，比较结果的大于和小于输出分别

22、组成2个4位二进制数；再送入第二级比较，其输出作为最终比较结果。这种方式叫做并行扩展。,并行扩展:,图5.4.4是用5个4位比较器构成的16位比较器。,并行扩展完成16位的比较，只需两个比较器的传输时间，而串行位扩展完成16位的比较，需用4个比较器的传输时间。,5.5.1 一位加法器,1 Ai 加数 0 Bi 加数 +1 Ci-1低位进位 1 0,按位相加； 考虑低位向高位进位。,实现按位相加的数字 电路称为一位全加器。,图5.5.1 一位全加器的逻辑图和逻辑符号,5.5 加法器,表5.5.1 全加器的真值表,输出表达式为,图5.5.2 串行进位加法器,两个4位二进制数A=A3A2A1A0、B

23、=B3B2B1B0相加，利用4个一位全加器完成4位加法，即从最低位开始相加，并向高位进位。,5.5.2 多位加法器,1）串行进位加法器,优点电路结构简单，缺点是工作速度较低。,C0,设计原理：让每位的进位信号仅与原始数据（加数An-1An-2A0、被加数Bn-1Bn-2B0、最低位进位输入C-1）有关，而与低位的进位无关。,由全加器的真值表5.5.1，得,代入Si和Ci，得,如果Gi=1，则Ci+1=1，产生进位，故Gi称为进位生成函数； 如果Gi=0，Pi=1时，则Ci=Ci-1，低位的进位信号能传送到相邻高位的进位输出端，故Pi称为进位传输函数。将进位表达式展开，得4位加法器的递推公式（超前进位信号）,令,2）超前进位加法器,可见，每个进位信号只与输入Gi、Pi和C-1有关，故各位的进位信号在相加运算一开始就能同时（并行）产生。,图5.5.3 4位超前进位加法器（74LS283）的逻辑电,第一级异或门实现Pi 、与门实现Gi ，2者经过一级门延时后几乎同时产生。,第二级的与或门，实现进位信号的展开式，各位的进位信号也几乎同时产生。,完成一次加法只需三极门的传输时间（几十个纳秒）。故超前进位加法器工作速度快，缺点是电路较为复杂。特别是位数增加时，复杂程度更高。,第第三级的异或门实现本位和,*5.5.3 加法器的的应用,*1. 8位二进制加法器,用2片7