模拟集成电路设计流程de.ppt

1、2020/7/8,共88页,1,Hspice/Spectre 介绍,罗豪 2008.9.22,2020/7/8,共88页,2,模拟集成电路的设计流程,1.交互式电路图输入 2.电路仿真 3.版图设计 4.版图的验证（DRC LVS） 5.寄生参数提取 6.后仿真 7.流片,全定制,2020/7/8,共88页,3,各种仿真器简介,SPICE : 由UC Berkeley 开发。用于非线性 DC分析，非线性瞬态分析和线性的AC分析。 Hspice: 作为业界标准的电路仿真工具，它自带了许多器件模型，包括小尺寸的MOSFET和MESFET。Cadence提供了hspice的基本元件库并提供了与Hsp

2、ice的全面的接口。 Spectre: 由Cadence开发的电路仿真器，在SPICE的基础上进行了改进，使得计算的速度更快，收敛性能更好。,2020/7/8,共88页,4,高精度电路仿真器,1、Spectre/SpectreRF(cadence) 2、Hspice/HspiceRF(avanti) 3、Ads(Agilent 主要针对RF) 4、eldo(Mentor Graphics) 5、saber(Synopsys),2020/7/8,共88页,5,Cadenc软件简介,Cadence 提供了一个大型的EDA 软件包，它包括： ASIC 设计 全定制IC设计工具Virtuoso Sch

3、ematic Composer 电路仿真工具Analog Design Environment FPGA 设计 PCB设计,2020/7/8,共88页,6,Cadence中Spectre的模拟仿真,1、进入Cadence软件包 2、建立可进行SPECTRE模拟的单元文件 3、编辑可进行SPECTRE模拟的单元文件 4、模拟仿真的设置(重点) 5、模拟仿真结果的显示以及处理 6、分模块模拟(建立子模块) 7、运算放大器仿真实例,2020/7/8,共88页,7,一、进入Cadence软件包,方法一 安装并运行exeed软件，使用putty软件（缘网下载），在Host name处填工作站地址，端口默

4、认，协议（protocol）选SSH，如图所示，然后点击Open。,2020/7/8,共88页,8,1、键入用户名和密码，在提示符处键入: source/opt/demo/cds.env(回车) 2、setenv DISPLAY 本机ip:0.0(回车)，再键入icfb 用子菜单Add/Shape/Line和Add/Shape/Circle的命令画出所需的形状； 用子菜单Add/label的命令添加标签instanceName；用子菜单Add/PIn的命令添加管脚 用子菜单Add/Selection Box命令添加选择框。,2、间接建立 打开cell的schematic(view)，用子菜单D

5、esign/Create Cellview/From Cellview命令。在弹出的窗口里输入相应的名称后，单击OK,2020/7/8,共88页,39,子模块的调用,在Schematic中点击Add Instance。然后在Library中选中你的子模块所在的library，cellview，symbol。这样就可以调用你设计的子模块了。,2020/7/8,共88页,40,五、运算放大器仿真实例,1、电路图的输入（共模反馈型运放），如下图所示：,2020/7/8,共88页,41,2、建立Symbol图,2020/7/8,共88页,42,3、仿真电路图示意,2020/7/8,共88页,43,4、

6、运放小信号仿真示例,电源电压Vdc=3.3 V； 交流信号源acm=1 V； 负载电容Cload=5p F； 采用Spectre分析方式，选择交流分析（ac），设置如下： Sweep Variable： Frequency Sweep Range ：1 Hz100M Hz 仿真完成后，点击 Result - Direct Plot - AC Gain&Phase 查看运放的幅频特性和相频特性,2020/7/8,共88页,44,仿真结果,该运放直流增益为80.9dB，单位增益带宽为82M Hz， 相位裕度为67.32deg。,2020/7/8,共88页,45,相位裕度与负载电容的关系曲线仿真,1

7、、设置相位裕度输出，点击Outputs -Setup 其中运用了Candence函数PhaseMargin,2020/7/8,共88页,46,相位裕度与负载电容的关系曲线仿真,2、点击Tools- Parametric Analysis设置负载电容的扫描范围和扫描步长，其中Range Type选择From/To，Step Control选择Linear Steps,2020/7/8,共88页,47,相位裕度与负载电容的关系曲线仿真,3、点击Parametric Analysis中的Analysis-Start得到相位裕度与负载电容的关系曲线如图：,2020/7/8,共88页,48,5 运放直流

8、仿真示例,目标：仿真输出电压与输入电压的变化曲线 方法：采用直流仿真（dc） 仿真参数设置 1、在仿真电路图中将信号源的输入 电压定义为变量Vin 2、在仿真环境界面中选择Variables -Copy From Cellview,将电路中设 置的变量集中在Design Variables栏中， 初始化Vin和Cload变量， 其中Vin=0 V，Cload=5p F,2020/7/8,共88页,49,3、设置dc仿真，其中Sweep Variable选择Design Variable，在Variable Name中填写Vin，Sweep Range选择Start-Stop，Vin 的扫描范围

9、为-1m V1m V,2020/7/8,共88页,50,4、仿真结果（横坐标为输入电压，纵坐标为输出电压） 如图我们可以看出：运放的输出摆幅大约为-2.55V2.55V,2020/7/8,共88页,51,6、瞬态仿真示例,目标：通过仿真得到运放的摆率 方法：运用瞬态仿真，输入信号设置为电压脉冲，观察输出电压的变化情况 参数设置： 输入信号源采用analoglib中的脉冲发生器vpwl，输入电压初始值为0 V，在10n s10.1n s跳变到4V Tran仿真时间为100n s 在电路图中选择输出变量，Outputs- To Be Plotted- Select On Schematic，在这里

10、我们选择输入脉冲以及输出电压,2020/7/8,共88页,52,仿真结果 如图我们可以计算得到：运放摆率SR=117 V/us,2020/7/8,共88页,53,附：Hspice 简介,Avant!StartHspice（现在属于Synopsys公司）是IC设计中最常使用的电路仿真工具，是目前业界使用最为广泛的IC设计工具，甚至可以说是事实上的标准。 教材计算：采用Level 2的MOS Model Foundry： Level 49和Mos 9、EKV等 因此设计者除利用Level 2的Model进行电路的估算以外，还一定要使用电路仿真软件Hspice、Spectre等进行仿真，以便得到更精

11、确的结果。,2020/7/8,共88页,54,Hspice的使用,使用Hspice需要有hspice file （*.sp），它的来源主要有以下两种方式： （一） 自己写 （二）由Cadence中的schematic文件得到,2020/7/8,共88页,55,*.sp文件的生成（1）,创建需要进行仿真的电路，设定好各项参数，包括激励源的设置。,2020/7/8,共88页,56,*.sp文件的生成（2）,选择Simulate/Directory/Host菜单,仿真器选择hspiceS,选择Model Path菜单,设置库的路径,2020/7/8,共88页,57,*.sp文件的生成（3）,选择An

12、alyses菜单下的choose项,选择仿真类型（tran）,Simulation- Netlist -Create Final,File-Save As,输入存放的全路径,2020/7/8,共88页,58,运行Hspice,由于工作站版的Hspice没有license不能用，因此采用单机版的Hspice。版本是2002.2.2,2020/7/8,共88页,59,修改*.sp文件,在进行Hspice仿真之前，还要对刚刚生成的*.sp文件进行修改，如图所示，添加hspice的库文件和仿真精度（tt ff ss fs sf）,注意：库文件的具体路径要写对，而且要是Hspice的库,POST 必须加

13、上,2020/7/8,共88页,60,用Hspice进行仿真,仿真,查看错误信息,波形查看器,2020/7/8,共88页,61,AvanWaves波形观察器,2020/7/8,共88页,62,AvanWaves波形观察器,2020/7/8,共88页,63,Spectre Verilog 数模混合仿真,Push the limit of system performance Reduce parasitic Reduce I/O driving loads Exploit design space between blocks Push the limit of power dissipatio

14、n Reduce parasitic loads Reduce I/O driving currents Reduce the system size,Why Mixed-Signal Simulation?,2020/7/8,共88页,64,System in the Real World,2020/7/8,共88页,65,Mostly Applied Method of Mixed-Signal Design,系统分成若干个芯片，每个芯片分开设计，再经电路板整合。,2020/7/8,共88页,66,IntegratedMixed-Signal Design,2020/7/8,共88页,67

15、,Commercially Available SimulationEnvironments,Cadence ADE：VHDL/Verilog, Verilog-A, Spectre AMS：VHDL/Verilog, Verilog-A, VHDL/Verilog-AMS, Spice, Spectre Mentor Graphic ADVance MS (ModelSim + Eldo)：C, VHDL/Verilog, Verilog-A, VHDL/Verilog-AMS, Spice Synopsys Timemill：Transistor level Star-Sim：Transi

16、stor level VCS + NanoSim：C, VHDL/Verilog, Verilog-A, Spice Dolphin Integration SMASH：ABCD, VHDL/Verilog, VHDL/Verilog-AMS, Spice,2020/7/8,共88页,68,Mixed-Signal Simulator 的基本结构,以模拟电路仿真器为核心 在处理数模混合电路时将数字部分等效为相应的简化的模拟电路、或采 用解析函数来表示逻辑模块的行为，然后对整个系统采用模拟电路的方法 进行模拟。 优点：模拟结果精确、能处理的电路规模比较大，模拟速度也有显著提高。 缺点：比逻辑模拟

17、器还是慢很多。 同时包含模拟和数字两个仿真核 处理速度快，能处理的电路规模极大，但需要解决模拟仿真核和数字仿真 核之间的通信问题；另外，由于数字逻辑仿真器和模拟仿真器的输入、输 出数据是不一样的，还必须在模拟仿真核和数字仿真核之间实现模拟信号 和数字信号的相互转换。,2020/7/8,共88页,69,Creating Analog Block,Create the schematic view of analog block, and create a symbol view for cell use,2020/7/8,共88页,70,Creating Digital Block,2020/7

18、/8,共88页,71,Create digital block symbol,Use Add-Pin/Add-Shape to create digital block symbol The pin name clkin and clkout must be the same as verilog text,2020/7/8,共88页,72,Creating a Mixed-Signal Schematic,2020/7/8,共88页,73,Create Config View for Simulation,The mixed-signal simulation hierarchy is co

19、ntrolled by Hierarchy-Editor which must be defined with config view,cell name is top circuit name for simulation view name will be set as config,Use Create New File to create a new config view with Hierarchy-Editor,2020/7/8,共88页,74,Set New Configuration,1.Choose Use Template sample information,2.Cho

20、ose spetreVerilog,1,2,3,3. Change the view name to schematic for simulation,4. Click OK,2020/7/8,共88页,75,Open the Schematic Version of Config View,Open the schematic version of the config view of mix from the Library manager,2020/7/8,共88页,76,Set Block Partition,开启hierarchy editor 设定所使用的cell view 显示所

21、使用的cell view 及其颜色设定 Schematic editor 中 的Hierarchy-Editor 及Mixed-Signal 两项 Menu是由菜单 Tools-Mixed Signal Opts.而产生的,2020/7/8,共88页,77,Set Block Partition(cont.),2020/7/8,共88页,78,Check Block Partition,Change analog & digital stop views to match the stop views in your hierarchy editor (as below),2020/7/8,共

22、88页,79,Check Partition Results,设定显示的颜色及项目 显示所有模块划分的结果 显示模拟电路模块 显示数字电路模块 显示混合信号电路模块 显示无法规类的电路模块 清除所有显示内容,2020/7/8,共88页,80,Partition Requirement,The design must contain at least one analog component. The design must contain at least one digital component. There must be with at least one interface net.

23、 Analog stimuli defined in the analog stimuli file cannot be used to drive digital net. Digital stimuli defined in the digital stimuli file can not be used to drive analog net. Any interface net must be identified before netlisting.,2020/7/8,共88页,81,Setup the analog/digital interface,Select: Mixed-S

24、ignal - Interface Elements - Instance,this tool is used to configure how the digital block reads analog inputs and how digital outputs are seen by analog cells (effective A/D and D/A).,2020/7/8,共88页,82,Setup the analog/digital interface,MOS_a2d: A2D_V0 低电平 A2D_V1 高电平 A2D_TX：voltage between V0 and V1 after TX will yield a logic X,MOS_d2a： Model