成都 电子科技大学 本科 836数字电路(数字逻辑设计)第七章(2).ppt

1、1,第 7 章 时序逻辑设计原理,锁存器和触发器 同步时序分析 同步时序设计,数字逻辑设计及应用,2,内容回顾,时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件,0态 和 1态,注意：亚稳态特性,3,内容回顾,时序逻辑电路 输出取决于输入和过去状态 电路特点：有反馈回路、有记忆元件 双稳态元件,0态 和 1态,如何加入控制信号？,4,内容回顾,锁存器与触发器,具有使能端的S-R锁存器,D锁存器,S-R锁存器,5,利用COMS传输门的D锁存器,6,利用COMS传输门的D锁存器,C = 0 TG1 断开 TG2 连通,保持原态,7,利用COMS传输门的D锁存器,

2、C = 1 TG1 连通 TG2 断开 QL = D Q = D,8,锁存器的应用,9,锁存器的应用,CLK,串行输入、串行输出 注意：时钟同步,再谈串行输入 加法器的实现,10,触发器,只在时钟信号的边沿改变其输出状态,正边沿 上升沿,负边沿 下降沿,11,触发器,从功能上分 D触发器、S-R触发器、J-K触发器、T触发器 从结构上分 主从结构触发器、边沿触发器 其他类型触发器 带使能端的触发器、扫描触发器 施密特触发器、单稳态触发器,12,D触发器,CLK=0时，,CLK=1时，,主锁存器工作，接收输入信号 Qm = D 从锁存器不工作，输出 Q 保持不变,主锁存器不工作，Qm 保持不变

3、从锁存器工作，将 Qm 传送到输出端, 主从结构,13,14,15,D锁存器,D触发器 边沿有效,电平有效,16,触发器的应用,利用触发器作为移位寄存器（图1）,思考：能否将触发器改为锁存器(图2),17,D触发器的定时参数,传播延迟（CLKQ）,建立时间（输入信号先于时钟到达的时间） 保持时间（有效时钟沿后输入信号保持的时间）,D,CLK,Q,18,利用CMOS传输门实现 主从结构,回顾：利用COMS传输门的D锁存器,19,利用与非门传输门实现 主从结构,具有预置和清零端的正边沿D触发器,PR（preset）、CLR（clear） 相当于： S（set） 、 R（reset）,通常用于初始化

4、电路状态、测试等,20,具有预置和清零端的正边沿D触发器时序图,21,维持阻塞结构D触发器,22,负边沿触发的D触发器,23,具有使能端的D触发器,EN有效（=1） 选择外部D输入 EN无效（=0） 选择触发器当前的输出,24,扫描触发器,功能表：P392图7-22(b),TE = 0 正常操作 Q=D TE = 1 进入测试模式,测试使能端 ,测试输入端 ,25,TE = 0 正常操作 TE = 1 进行测试 每个触发器的输出端Q都与后一个触发器的TI端连接 TIN 端扫入一组测试向量（需若干个时钟触发沿） 再经过若干个时钟的正常操作（TE=0） 可以在TO端观察（扫出）电路的新状态,TIN

5、,CLK,TE,TO,26,主从式S-R触发器,回顾：有使能端的S-R锁存器 C的有效电平期间，输入直接改变触发器的状态 输入信号需要遵守约束条件,希望输出在一个时钟周期内只变化一次 采用主从结构,27,主从式S-R触发器的内部时序,暂时忽略延迟时间等动态特性,C,亚 稳 态,28,亚 稳 态,是不是边沿触发？,C,虽然输出在一个时钟周期只可能变化一次 但不能算是边沿触发,29,思考：同样是主从结构， 为什么由D锁存器构成的可以称为边沿D触发器， 而由S-R锁存器构成的不能称为边沿S-R触发器？,延迟输出 C无效时输出变化,动态输入指示 边沿触发,30,主从式J-K触发器,消除主从S-R触发器

6、存在的约束条件,利用反馈消除主从S-R触发器存在的约束条件,S = JQ R = KQ 总满足 SR=0,31,主从式J-K触发器,消除主从S-R触发器存在的约束条件,利用反馈消除主从S-R触发器存在的约束条件,S = JQ R = KQ 总满足 SR=0,Qn+1 = S + RQ = JQ + (KQ)Q = JQ + (K+Q)Q = JQ + KQ,主从J-K触发器特征方程,Q 当前状态（原态、现态） Q* 下一状态（新态、次态）,32,0 1,C=1期间， J的变化只引起Qm改变一次,1 箝位,33,1 0,C=1期间 J,K的变化可能引起Qm的变化，但只能改变一次,0 箝位,34,J和K输入在C=1期间保持不变,每个C周期的高电平阶段关心输入端J、K的变化； 每个C周期的低电平阶段关心触发器状态Q的变化。,35,具有多输入端的J-K触发器,J = J1J2 K = K1K2,36,边沿J-K触发器,Q* = D =