成都 电子科技大学 本科 836数字电路(数字逻辑设计)第七章(1).ppt

1、1,第 7 章 时序逻辑设计原理,锁存器和触发器 同步时序分析 同步时序设计,数字逻辑设计及应用,2,基本概念,逻辑电路分为两大类： 组合逻辑电路（combinational logic circuit） 时序逻辑电路（sequential logic circuit）,任何时刻的输出仅取决与当时的输入,任一时刻的输出不仅取决与当时的输入， 还取决于过去的输入序列,电路特点：无反馈回路、无记忆元件,电路特点：有反馈回路、有记忆元件,3,思考：能否只用一片1位 全加器进行串行加法？,反馈,利用反馈和时钟控制,4,时钟控制,需要具有记忆功能的逻辑单元，能够暂存运算结果。,利用反馈和时钟控制,5,7

2、.1 双稳态元件,1,1,0,0,电路有两种稳定状态：Q = 1 ( 1态 ) 和 Q = 0 ( 0态 ) 双稳电路（bistable）,只要一接电源，电路就随机出现两种状态 中的一种，并永久地保持这一状态。,0,0,1,1,6,7,所有的时序电路对亚稳态都是敏感的,亚稳态特性,亚稳态,随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点上去,从一个“稳态”转换到另一个“稳态” 需加一定宽度的脉冲（足够的驱动）,8,7.2 锁存器与触发器, 是大多数时序电路的基本构件 锁存器（Latch） 根据输入，直接改变其输出（无使能端） 有使能端时，在时钟信号的有效电平之内都可根据数据直接改变其输

3、出状态 触发器（Flip-Flop，F/F） 只在时钟信号的有效边沿改变其输出状态,9,7.2 锁存器与触发器,S-R锁存器 具有使能端的S-R锁存器 D锁存器 边沿触发式D触发器 具有使能端的边沿触发式D触发器 扫描触发器 主从式触发器（S-R、J-K） 边沿触发式J-K触发器 T触发器,10,S-R锁存器,（1）S = R = 0,电路维持原态,工作原理：,Qn+1 = Qn QLn+1 = QLn,新 态,原 态,11,S-R锁存器,工作原理：,（2）S = 0, R = 1,a. 原态：Qn=0，QLn=1,0,1,新态：Qn+1=0，QLn+1=1,b. 原态：Qn=1，QLn=0,

4、新态：Qn+1=0，QLn+1=1,锁存器清0：Qn+1=0 QLn+1=1,即使S,R无效（=0） 锁存器仍能锁定0态,Reset,1,12,S-R锁存器,工作原理：,（3）S = 1, R = 0,a. 原态：Qn=1，QLn=0,1,0,新态：Qn+1=1，QLn+1=0,b. 原态：Qn=0，QLn=1,新态：Qn+1=1，QLn+1=0,锁存器置1：Qn+1=1 QLn+1=0,即使S,R无效（=0） 锁存器仍能锁定1态,Set,1,13,S-R锁存器,工作原理：,（3）S = R = 1,Qn+1 = QLn+1 = 0,当S,R无效（=0）时，,亚稳态，对噪声敏感 状态不确定,“

5、禁止”,14,S-R锁存器的功能描述,15,状态图,S-R锁存器的功能描述,Qn+1 = S + RQn,SR = 0,约束条件,S=1,R=0,S=0,R=1,S=X R=0,S=0 R=X,16,传播延迟,最小脉冲宽度,17,S-R锁存器的动作特点,输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位复位触发器） 输入端需遵守约束条件 抗干扰能力最低 当S=R=1，然后同时取消时 S和R端输入信号脉冲宽度过小 S和R端输入信号同时取反,18,S - R锁存器（latch）,S_L = R_L = 1,电路维持原态,S_L = 1, R_L = 0,Q = 0, QL = 1,S_L

6、 = 0, R_L = 1,Q = 1, QL = 0,S_L = R_L = 0,Q=QL=1，不定状态,清0 置1 不定,19,具有使能端的S-R锁存器,(1). C = 0时：,维持原态,(2). C = 1时：,与S-R锁存器相似,注意：当S=R=1时，若C由10， 则下一状态不可预测。, 又称“时钟S-R锁存器”,20,时钟S-R锁存器时序图,动作特点：输入信号在时钟（使能端）有效期间，都能直接改变触发器的状态。,21,D锁存器,D = 1时，Q = 1,C = 0，,数据 输入端,控制端 ENABLE CLK、G,输出状态保持不变,输出随输入状态而改变,C = 1，,D = 0时，Q = 0,透明锁存器,22,特征方程：Qn+1 = D（C=1）,D=1,D=0,D=1,D=0,D锁存器的功能描述,状态图,23,在C的下降沿附近有一个时间窗 这段时间内D输入一定不能变化,D锁存器的时序图,24,锁存器的应用,25,锁存器的应用,CLK,串行输入、串行输出 注意：