Verilog hdl有限状态机设计_第1页
Verilog hdl有限状态机设计_第2页
Verilog hdl有限状态机设计_第3页
Verilog hdl有限状态机设计_第4页
Verilog hdl有限状态机设计_第5页
已阅读5页，还剩11页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、1，Verilog HDL基础知识，2，Verilog HDL简介，1，硬件描述语言硬件描述语言(HDL)Phil Moore by，Prabhu Goel，1984年-语法/结构更严格，创建需要Ada编程基础的模块样式。-更适合于由更多设计师合作进行的超大型项目(超过100万个)。5，Verilog HDL与VHDL比较，支持比Verilog HDL-VHDL更多的第三方工具-语法结构比VHDL简单-模拟工具可以轻松编写测试激励模块，6，Verilog HDL与VHDL比较，7，Verilog2、描述执行高级模拟的系统的结构。3、验证工程师创建不同级别的测试模块，对特定电路设计工程师设计的模

2、块进行全面详细的验证。4、设计库模型：可以描述可用于描述ASIC和FPGA的基本单元(Cell)零件或复杂宏单元(Macro Cell)。8、Bottom-Up设计，传统设计方法是自下而上设计。每个数字电路设计从设计者调用设计库的组件(例如，各种门电路、加法器、计数器等)设计满足其需求的系统的门级开始。越来越复杂的设计中，这种由上而下的设计方法行不通。新的数字电路设计包括结构非常复杂的ASIC或微处理器，从而出现了简化设计的新设计方法级别设计。缺点：效率低下且容易出错Verilog HDL设计样式；9，top-down设计top-down设计；设计者最喜欢的是Top-Down设计。Top-do

3、wn的设计必须经过设计验证修正和设计重新验证过程，实现需要结果的功能，并在速度、功耗、价格和可靠性之间取得更合理的平衡。Verilog HDL设计样式，10，Top-Down设计，Verilog HDL设计样式，11，智能属性(IP)核心，Verilog HDL设计样式，IPIP核心(IP模块):是指功能完整、性能指标稳定、经验证且可重复使用的电路功能模块。使用IP重复使用(IP reuse)、12、智能属性(IP)核心、Verilog HDL设计样式、软IP - VHDL等硬件描述语言的功能块，但不是使用特定的电路组件实现这些功能。已完成固定IP -集成功能块。硬IP -设计的最终阶段产品：面具。13，Verilog HDL通用开发软件，14，Verilog HDL

人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论