在系统编程技术及其应用10.2.ppt

1、1）常用模块的功能及应用,（1）数据译码器,图10.6 译码器DEC4E,图10.7 用译码器实现逻辑函数,即：F=f (A, B )=m ( 0, 1, 3 ),（2）数据选择器 （MUX）,特征方程：,MUX 2 1 0 0 1 2 3 4 5 6 7 EN,0 7,F,S2,S1,S0,D0,D1,D2,D3,D4,D5,D6,D7,EN,图10.8 MUX8E,MUX 2 1 0 0 1 2 3 4 5 6 7 EN,0 7,F,Q2,Q1,Q0,1,1,0,0,1,0,1,1,1,图10.9 用MUX实现逻辑函数,（3）编码器,1,1,1,1,B0,B1,B2,B3,1,2,3,4,

2、5,6,7,8,9,图10.10 PREN10编码器网络示意图,R D ,R D ,R D ,R D ,RE,CLK,Q0,Q1,Q2,Q3,D0,D1,D2,D3,（4）数据寄存器,图10.11 数据寄存器FD24,Q0 Q1 Q2 Q3,CAI RE,SRR14,1,（5）移位寄存器,图10.12 移位寄存器构成时序电路,PS LD CAIL D3 D2 D1 D0 CAIR RL EN CD,Q3 Q2 Q1 Q0,图10.13 4位双向寄存器SRRL4,0,1,2,3,4,5,6,7,8,9,10,11,12,13,15,14,SP CD LD D0 D1 D2 D3 CAI EN,C

3、A0,Q0 Q1 Q2 Q3 CA0,CBU34,（6）计数器,图10.14 计数器CBU34,Q0 Q1 Q2 Q3 D0 D1 D2 D3,LD ,&,Q0 Q1 Q2 Q3 D0 D1 D2 D3,LD ,&,CA0 D0 D1 D2 D3,LD ,1,0,1,2,4,5,6,7,8,13,12,11,10,9,15,14,3,0,1,2,4,5,6,7,8,13,12,11,10,9,15,14,3,0,1,2,4,5,6,7,8,13,12,11,10,9,15,14,3,图10.15 用CBU34构成M12计数器,1 2 Z2 3 4 Z1 5 6 Z0 7,S2 S1 E,Z0

4、Z1 Z2 Z3,S2 S1 E,Z0 Z1 Z2 Z3,DEC4,PREN8,B2,B1,B0,G2,G1,G0,译 码 器,编 码 器,(a)一般形式,(b)GRAY码/B码变换电路,2）组合电路的实现,图10.16 用译码器、编码器组合实现组合电路,Q0 Q1 Q2 Q3 D0 D1 D2 D3,LD ,2 1 0 0 1 2 3 4 5 6 7 EN,&,MUX,0 7,Z,0,0,0,0,0,0,1,1,0,1,2,3,6,5,4,/0,/0,/0,/0,/0,/0,/0,(a)状态图,(b)电路图,3）简单时序电路的实现,图10.17 简单时序电路的状态图及其实现,（1）用计数器构

5、成状态循环 （2）用译码器或MUX实现外输出,4）复杂时序机的实现,两种设计过程： 以数据寄存器为存储元件的时序机 以计数器为存储元件的时序机,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,D 2,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,D 1,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,D 0,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,CP,Z1,Zm,图10.18 以寄存器 为存储元件的时序 电路形式,S0,S1,S2,S3,S6,S

6、5,S4,X1/00,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,D 2,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,D 1,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,D 0,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,A2 A1 A0,D0 D1 D2 D3 D4 D5 D6 D7,CP,Z1,Zm,1,0,0,X3,1,1,0,0,X5,X6,0,X2,X3,0,0,0,0,1,X5,X6,X1,0,X3,0,X4,0,1,0,0,0,0,1,X4,1,1,X5,X6,0,0,X3,1,0,1,1,X

7、1/00,X2/00,X3/00,X2/00,X6/11,X3/10,X4/00,1/11,1/11,X4/01,X5/10,X5X6 /11,X/Z1Z2,图10.19 状态和设计 示例,（a）状态图,（b）电路图,表10.2 图10.19（a）的状态转换表,S0 S1 EN,Z0 Z1 Z2 Z3,S0 S1 EN,Z0 Z1 Z2 Z3,1,1,Q0,Q1,Q2,Z2,Z1,上例中输出是与条件有关。有些时序机的输出可能只和状态有关，如下图：,图10.20 无条件输出示例,2 1 0,0 1 2 3 4 5 6 7,EN,MUX,2 1 0,0 1 2 3 4 5 6 7,EN,MUX,Q

8、0 Q1 Q2 Q3 EN LD CAI CD D0 D1 D2 D3,0 7,G,0 7,G,0,CP,置 数 网 络,输入,状态,图10.21 以计数器为存储单元的时序机设计结构,具体设计步骤： 先将图10.19（a）划分为顺序迁移合肥顺序迁移两部分 如图10.22所示,图10.22 图10.18状态图的划分, 设计置数控制MUX 设计置数输入网络 设计计数控制MUX 输出MUX设计,2 1 0,0 1 2 3 4 5 6 7,EN,MUX,2 1 0,0 1 2 3 4 5 6 7,EN,MUX,Q0 Q1 Q2 Q3 EN LD CAI CD D0 D1 D2 D3,&,X1,X2,X3,1,X