EDA1-5实验报告打印部分

1、实验1全加器的设计六.实验步骤1.为此项目设计建立文件夹：文件夹名为ghch，路径为d:ghch。2.建立工程和仿真原理图文件原理图编辑输入流程如下：1)打开原理图编辑窗口。打开Quartus，选择菜单文件新建，选择原理图文件编辑输入项框图/原理图文件，并按确定键。2)建立初始化示意图。在编辑窗口中单击鼠标右键，在弹出菜单中选择输入组件项目插入符号，将组件调用到原理图编辑窗口中3)保存原理图文件。选择“文件另存为”菜单，将此原理图保存在刚创建的目录d:中，该目录名为h _ adder.bdf。4)建立原理图文件作为顶层设计项目。然后将这个文件h_adder.bdf设置为项目。5)绘制半加法器原

2、理图。将元件放入原理图编辑窗口，如图1所示连接电路。6)模拟和测试半加法器。完成整个编译后，打开波形编辑器。选择文件新建命令，并在新窗口中选择矢量波形文件选项。设置模拟时间区域，编辑输入波形，设置模拟器参数，启动模拟器并观察模拟结果。3.将设计项目(半加法器)设置为可调用组件为了构成全加器的顶层设计，上面设计的半加法器h_adder.bdf必须设置为类调用的底层组件。打开半加法器原理图文件，选择菜单文件创建/更新为当前文件创建符号文件，将当前电路图保存为组件符号，以便在高级设计中调用。图3半加法器示意图图1半加法器h _加法器电路半加法器模拟4.设计全加器的顶层文件为了建立全加器的顶层文件，必

3、须再次打开原理图编辑窗口，方法同上。1)选择菜单文件新建框图/原理图文件，并将其设置为名为f_adder.bdf的新项目.2)在打开的原理图编辑窗口中，双击鼠标，选择先前生成的元件h_adder和项目下的几个元件，按照图2连接全加器的电路图。3)模拟和测试全加器。完成整个编译后，打开波形编辑器。选择文件新建命令，并在新窗口中选择矢量波形文件选项。设置模拟时间区域，编辑输入波形，设置模拟器参数，启动模拟器并观察模拟结果。图4一位全加器示意图图4一位全加器示意图一位全加器的仿真波形图4)在成功模拟后获得预期的设计效果后，锁定引脚。方法如下：选择分配中的引脚，并将“至”列中的信号锁定到相应的“位置”

4、引脚列中。从实验手册中可以找到针号的对应关系，结果如下：5)锁定管脚后，再次编译整个过程，然后编程下载，选择工具-编程器菜单，设计编程硬件，点击开始开始下载。6)下载成功后，检查硬件上的设计思想是否正确。七.硬件测试结果实验开关K1、K2、K3打开和关闭后，可以根据表格要求打开和关闭发光二极管灯，实验成功。实验双模可变计数器的设计(4)实验程序模块计数(clk、m、en、rst、SG、sel、led)；输入clk，m，en，rst/输出11:0q；输出7:0SG；输出2:0sel；输出0:0led；(*合成，保留*)reg clk 1；(*合成，保持*)电线3:0 gw，sw，bw；reg3:

5、0a；reg0:0led；reg 11:0 q。reg 11:0型号；注册7:0国家注册局；reg2:0sel；总是(posedge clk)开始CNT=CNT 1；if (cnt=200)开始clk1=1b1CNT=0；目标否则clk1=1b0end/除以120，CLK为数码管的扫描频率，CLK1为计数频率总是(posedge clk)开始if(sel 6)sel=sel 1；否则sel=4；数字管选择结束/选择总是(sel)开始案例(sel)6: a=gw。/0数字管有点5: a=sw。/1数码管是十位数4: a=bw。/2数码管是100位数字默认值： a=0；endcase案例(a)0:

6、SG=8b1:SG=8b2:SG=8b3:SG=8b4:SG=8b5:SG=8b6:SG=8b7:SG=8b8:SG=8b9:SG=8b/8个解码值默认值： SG=8b。endcase目标总是(m)如果(m)型号=12b0/模数15else型号=12b00/模数119分配GW=q3:0；分配SW=q7:4；分配bw=q11:8；总是(posedge clk1，negedge rst)开始如果(！rst)q=0；否则，如果(en)开始如果(qNew- Verilog HDL文件)，单击“确定”，在打开的界面中输入设计的程序。(3)输入程序后，从保存文件菜单中选择文件-另存为，并将文件保存到项目文

7、件夹中。文件名不应包含中文字符，但应与程序实体名称相同。(4)保存文件后，通常会提示您是否创建新项目。如果选择“是”，请打开菜单中的“文件-新建项目向导”项目，项目建立向导将会出现。(5)根据项目指南提示设计项目中要使用的文件，并将其放在同一个项目文件夹中，选择实验中使用的芯片和第三方工具(一般默认使用EDA自带的工具箱，这里不做选择)。(6)项目建立后，选择处理-开始编译或选择按钮开始整个编译。如果在编译过程中出现错误或警告提示，请双击错误或警告提示，以找到错误或警告在设计文档中的位置。(7)在完成设计输入和综合编制后，我们可以通过时间序列模拟检查设计是否满足要求。在这里，我们可以创建一个波

8、形文件(。vmf)。选择文件-新建-检查波形文件项目后，选择确定。(8)在“编辑”栏中选择50微秒的结束时间设计时间，选择“节点查找器”或在“查看”窗口中按Alt 1，然后将所有输入和输出拖到波形文件中，并在设计好输入定时和输出模式后保存该文件。在处理列中选择开始模拟，或选择按钮开始波形模拟。(9)模拟成功后，销被锁定。方法如下：选择分配中的引脚，并将“至”列中的信号锁定到相应的“位置”引脚列中。从实验手册中可以找到针号的对应关系，结果如下：(10)锁定pin后，再次编译，然后编程下载，选择工具-编程器菜单，设计编程硬件，点击开始下载。(11)下载成功后，检查硬件上的设计思想是否正确。(6)模

9、拟波形模拟前编译波形设置，即输入设置：模拟结果：此时，M=0，计数值q变为111，重新开始计数。此时，M=1，计数值q变为8，重新开始计数。图中有四个输入：clk为时钟频率，en为AND端，高频有效，rst为复位控制，低频有效，M为模数变化，m=0，表示模数为111，m=1，表示模数为8。输出q表示计数，实验成功。(7)硬件测试结果实验中，调整K1开启高频，K2调整模数，按复位键开始计数。你可以看到数码管上的数字在增加。当K2关闭时，它从111开始计数，当K2打开时，它再次从0开始计数。实验成功了。实验3序列信号产生和检测器设计五个实验程序模块x (clk、f、m、clr1、clr2、ld、s

10、)；输入clk、clr1、clr2、LD；输出f，m；输出4:0s；reg f，m；reg2:0Q2；reg 4:0 z，s；reg15:0wo；参数15:0xule=16b 11011；/要生成的序列参数4:0Q1=5b 11101；/要检测的序列总是(posedge clk，negedge clr1)如果( clr 1)f=0；/清除生成序列否则，如果(LD)wo=Xu lie；否则开始wo0=wo15；f=wo15；wo15:1=wo14:0；/并行到串行目标总是(pose edge clk或negedge clr2)开始如果( clr 2)Q2=0；/清除检测序列其他案例(q2)0 :

11、 if(f=Q14)Q2=1；否则Q2=0；1 : if(f=Q13)Q2=2；否则Q2=0；2 : if(f=Q12)Q2=3；否则Q2=0；3 : if(f=Q11)Q2=4；否则Q2=3；4 : if(f=Q10)Q2=5；否则Q2=0；/状态转换默认值： Q2=0；endcase目标总是(q2)如果(Q2=5)m=1；否则m=0；/检测到11101，输出1总是(posedge clk)开始z4:1=z3:0；z0=f；s=z；/转换为并行输出目标结束模块(6)实验步骤建立工作库文档并编辑设计文档(1)在磁盘d中创建新文件夹以保存项目文件(2)打开Quartus软件，选择菜单文件-新建- Verilog HDL文件，点击确定，在打开的界面进入设计程序。(3)输入程序后，从保存文件菜单中选择文件-另存为，并将文件保存到项目文件夹中。文件名不应包含中文字符，但应与程序实体名称相同。(4)保存文件后，通常会提示您是否创建新项目。如果选择“是”，请打开菜单中的“文