第八次课：若干典型的组合逻辑集成电路2.ppt

1、4.4 若干典型的组合逻辑集成电路,4.4.1 编码器,4.4.2 译码器/数据分配器,4.4.3 数据选择器,4.4.4 数值比较器,4.4.5 算术运算电路,4.3.3 数据选择器,1、数据选择器的定义与功能,数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。,数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关” 。,4选1数据选择器,2 位地址码输入端,使能信号输入端，低电平有效,1路数据输出端,（1）逻辑电路,数 据 输 入 端,（2）工作原理及逻辑功能,74LS151功能框图,2、集成电路数据选择器,8

2、选1数据选择器74HC151,2、集成电路数据选择器,2个互补输出端,8 路数据输入端,1个使能输入端,3 个地址输入端,74LS151的逻辑图,3、74LS151的功能表,数据选择器组成逻辑函数产生器,控制Di ，就可得到不同的逻辑函数。,5、数据选择器74LS151的应用,Di =1,最小项出现; Di =0，最小项不出现,比较Y与L，当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时，,Y=L,例1 试用8选1数据选择器74LS151产生逻辑函数,解:,利用8选1数据选择器组成函数产生器的一般步骤,a、将函数变换成最小项表达式,b、将使器件处于使能状态,c、地址信号S2、 S

3、1 、 S0 作为函数的输入变量,d、处理数据输入D0D7信号电平。逻辑表达式中有mi ,则相应Di =1，其他的数据输入端均为0。,总结:,比较Y与L，当 D3= 1 ; D0=0; D1=D2=Z时，,Y=L,例2 试用4选1数据选择器74X153产生逻辑函数,解:,用两片74151组成二位八选一的数据选择器, 数据选择器的扩展,位的扩展:选择多位数据时，可由几个一位的数据选择器并联组成，即将它们的使能端连在一起，相应的选择输入端连在一起。,字的扩展 ：把数据选择器的使能端作为地址输入。,将两片74LS151连接成一个16选1的数据选择器，, 实现并行数据到串行数据的转换,1. 1位数值比

4、较器(设计),数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。,输入：两个一位二进制数 A、B。,输出：,4.4.4 数值比较器,1位数值比较器,2、2 位数值比较器：,输入：两个2位二进制数 A=A1 A0 、B=B1 B0,能否用1位数值比较器设计两位数值比较器?,比较两个2 位二进制数的大小的电路,当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。,当高位相等时，两数的比较结果由低位比较的结果决定。,用一位数值比较器设计多位数值比较器的原则,真值表,FAB = (A1B1) + ( A1=B1)(A0B0),FA=B=(A

5、1=B1)(A0=B0),FAB = (A1B1) + ( A1=B1)(A0B0),FAB = (A1B1) + ( A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB = (A1B1) + ( A1=B1)(A0B0),3 集成数值比较器,(1. ) 集成数值比较器74LS85的功能,74LS85的引脚图,74LS85是四位数值比较器 ，其工作原理和两位数值比较器相同。,74LS85的示意框图,4位数值比较器74LS85的功能表,用两片74LS85组成8位数值比较器（串联扩展方式）。,2. 集成数值比较器的位数扩展,输入: A=A7 A6A5A4A3 A2A1A0 B

6、=B7B6B5B4B3 B2B1B0,用四片74LS85组成16位数值比较器（串联扩展方式）。,采用串联扩展方式数值比较器,用74HC85组成16位数值比较器的并联扩展方式。,4.4.5 算术运算电路,在两个1位二进制数相加时，不考虑低位来的进位的相加 -半加 在两个二进制数相加时，考虑低位进位的相加 -全加 加法器分为半加器和全加器两种。,半加器,全加器,1、半加器和全加器,两个4 位二进制数相加:,（1） 1位半加器（Half Adder）,不考虑低位进位，将两个1位二进制数A、B相加的器件。,半加器的真值表,逻辑表达式,如用与非门实现最少要几个门?,C = AB,逻辑图,（2） 全加器（

7、Full Adder）,全加器真值表,全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。,你能用7415174138设计全加器吗? 用这两种器件组成逻辑函数产生电路,有什么不同?,于是可得全加器的逻辑表达式为,加法器的应用,全加器真值表,ABC有奇数个1时S为1； ABC有偶数个1和全为0时 S为0。 -用全加器组成三位二进制代码 奇偶校验器,用全加器组成八位二进制代码 奇偶校验器，电路应如何连接？,（1）串行进位加法器,如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?,低位的进位信号送给邻近高位作为输入信号，

8、采用串行进位加法器运算速度不高。,2、多位数加法器,定义两个中间变量Gi和Pi ：,Gi= AiBi,（2）超前进位加法器,提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。,定义第i 位的进位信号（Ci ）：,Ci= GiPi Ci-1,产生变量,传输变量,4位全加器进位信号的产生：,C0= G0+P0 C-1,C1= G1+P1 C0 C1 = G1+P1 G0+ P1P0 C-1,C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1,C3= G3+P3 C2 =

9、G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1),Gi= AiBi,Ci= GiPi Ci-1,集成超前进位产生器74LS182,逻辑图,逻辑符号,超前进位集成4位加法器74LS283,74HC283逻辑框图,74HC283逻辑框图,4. 超前进位加法器74LS283的应用,例1. 用两片74LS283构成一个8位二进制数加法器。,在片内是超前进位，而片与片之间是串行进位。,5 锁存器和触发器,5.1 双稳态存储单元电路,5.2 锁存器

10、,5.3 触发器的电路结构和工作原理,5.4 触发器的逻辑功能,教学基本要求,1、掌握锁存器、触发器的电路结构和工作原理,2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能,3、正确理解锁存器、触发器的动态特性,1、时序逻辑电路与锁存器、触发器：,时序逻辑电路:,概述,锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。,结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。,工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。,2、锁存器与触发器,共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或

11、触发器能存储一位二进制码。,不同点：,锁存器-对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。,触发器-对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,5.1.2 双稳态存储单元电路,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,反馈,5.1.2 双稳态存储单元电路,Q端的状态定义为电路输出状态。,电路有两个互补的输出端,1. 电路结构,2、数字逻辑分析,电路具有记忆1位二进制数据的功能。,如 Q = 1,如 Q = 0,3. 模拟特性分析,5.2.1 SR 锁存器,5.2 锁存器,5.2.1

12、D 锁存器,5.2.1 SR 锁存器,5.2 锁存器,1. 基本SR锁存器,初态：R、S信号作用前Q端的状态，初态用Q n表示。,次态：R、S信号作用后Q端的 状态次态用Q n+1表示。,1) 工作原理,R=0、S=0,状态不变,无论初态Q n为0或1，锁存器的次态为为1态。 信号消失后新的状态将被记忆下来。,R=0、S=1,置1,无论初态Q n为0或1，锁存器的次态为0态。 信号消失后新的状态将被记忆下来。,R=1 、 S=0,置0,S=1 、 R=1,状态不确定,约束条件: SR = 0,当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。,触发器的输出既不是0态，也不是1态,3）工作波形,4）用与非门构成的基本SR锁存