数模混合信号电路设计_数字电路设计_仿真工具

1、数字模拟混合信号IC集成电路设置修订第二次数字电路设置修订，海外华人高等院校电子信息工程学院电子工程学系杨骄凌朝东，主要硬件描述语言，VHDL: “VHDL是4亿美元的错误”说法，没有晶体管开关级的描述能力和阿纳计程仪设置修订的描述能力，而且其综合库至今还没有标准化。 Verilog HDL语言于1990年推出公共领域，1995年成为IEEE标准，称为IEEE Std 13641995。 Verilog HDL在2001年进行了重要更新，对IEEE Std 13641995进行了许多改进。 此版本称为Verilog 2001。 Verilog HDL的最近更新是2005年，即Verilog I

2、EEE P1800-2005，即SystemVerilog。 数码电路模拟工具Synopsys VCS: ASIC进程在Mentor ModelSim:Windows平台Cadence NC-Verilog:之后使用速度快，仿真算法定方便。 主要有三种基于仿真算法时间(SPICE游戏模拟器)、基于上通告(ModelSim和NC Verilog游戏模拟器)和ModelSim仿真工具： Mentor技术公司开发的工业上最通用的游戏模拟器之一是在Verilog和VHDL仿真OEM版中行政许可Verilog仿真或VHDL的Model技术公司的ModelSim、main主窗口：structure结构窗口

3、process处理窗口：Signalvariable信号和变量窗口、数据流窗口、源窗口、wavve人机交互的命令行(Cmd )唯一的接口是其他端口的命令行没有用户界面的用户界面(UI )接受菜单输入和命令行输入课程， 主要是批处理模式为DOS或UNIX命令行1项目工程2建构库3编译原代码-所有HDL查询密码必须编译- Verilog和VHDL不同的4启动游戏模拟器5执行模拟，1、建构项目工程，打开MODELSIM项目名称项目工程名称项目位置项目工程存储路径默认库名称默认奥尔特库名称(通常为工作，系统在项目工程存储路径中自制工作子目录查询)；2、创建库ModelSim库， 要编译的部署文件激励文

4、件源文件调用的子模块库这两种新编译的库(默认奥尔特值work )必须在包含当前编译的设计用户针织面料的编译前创建work库3 UI) Compile Cmd) vlog -work .v .v文件的编译顺序或编辑顺序并不重要，而是以增量编译差异奥尔特(如. vlog my_design.v.)编译到工作库中。 ui )简单启动(simulate-startsimulatecmd ) vsim-libverilogvsimtop _ level1top _ level 2模拟多个顶级模块，5执行模拟，ui ) runcoon run 1000从当前位置模拟1000时间步骤s run 2500 n

5、s从当前位置模拟2500 ns run 3000从执行模拟timestep 3000， 到DO文件为止，自动完成模拟步骤的宏命令文件库设定编译模拟强制模拟激励在所有ModelSim模式下UI) Macro - Execute COM) DO .DO调用其他do文件是/set vsim=c 3360模型技术_6.5win32 vsim.exesetproject _ path=e 3330 /是的，file _ list.fvs imde2_ I2sound _ tbviewstructureviewsignalsviewwaveaddwave * # run 5000 ns # # quit-siit/。 是/lab/de2_