DSP应用技术之四.ppt

1、1,DSP 应用技术之四,刘明,2,四 DSP系统设计,4.1 总体方案设计 4.2 硬件设计步骤 4.3 软件设计步骤 4.4 系统集成 4.5 常用外围芯片 4.6 高速PCB技术,3,4.1 总体方案设计,DSP总体设计框图,4,在进行DSP系统设计之前，首先要明确设计任务，给出设计任务书。在设计任务书中，应该将系统要达到的功能描述清楚、正确。描述的方法可以是人工语言，也可以是流程图或算法描述。 随后进行系统的总体设计。采用高级语言或MATLAB工具对算法进行仿真，确定最佳算法并初步确定参数，对系统中的哪些功能用软件来实现，哪些功能用硬件实现，进行初步的分工。如FFT、FIR等复杂算法是

2、否需要用专用芯片来实现。 在此之后应该根据任务书以及理论算法，设计具体实现方案，并转化为量化的技术指标。结合DSP系统设计，这些技术指标主要包括： (1) 由信号频率、带宽决定系统的采样频率。 (2) 由采样频率确定任务书中最复杂算法所需最大时间以及系统对实时性要求判断系统能否完成工作。,5,(3) 由数据量及程序长度决定片内RAM的容量，是否需要扩展。 (4) 由系统精度决定是16位还是32位，定点还是浮点运算。 (5) 根据系统用途是计算还是控制，来决定对输入输出端口的要求。 由上述的一些技术指标，大致可以确定应该选用的DSP型号。根据选用的DSP芯片以及上述技术指标，还可以初步确定AD、

3、DA、RAM的性能指标与可供选择的产品。当然在产品选型时，还必须考虑成本、供货能力、技术支持、开发系统、体积、功耗、工作环境温度等等因素。 完成器件的选型之后，就可以根据系统实现框图来设计电路原理图以及PCB印制版图，包括软件算法实现，进行具体的系统集成。,6,基于DSP的应用方案设计，在设计思路和资源组织上与一般的CPU或MCU有所不同。一个DSP方案设计包括硬件设计和软件设计两部分。硬件设计又称为目标板设计，是基于算法需求分析和成本、体积、功耗核算全面考虑的基础上完成的。,典型DSP目标板原理框图,7,从目标板结构框图可以看出，典型的DSP目标板包括DSP及DSP基本系统、存储器、模拟数字

4、信号转换电路、模拟控制与处理电路。各种控制口与通信口、电源处理以及为并行处理或协处理提供的同步电路等。每一个组成部分的规划与设计，就是DSP目标板的设计要素。其中包括： 算法分析及优化； DSP运算量核算及DSP选择； 数字化要求； 模拟混合电路ADC/DAC设计 吞吐量要求； 存储器需求ROM/RAM/FLASH； 通信口要求； 其他控制（电源、时钟、同步） 体系结构设计(单DSP还是多DSP，并行还是串行，全DSP、DSP/MCU或DSP/FPGA混合)；,8,DSP方案设计基本步骤： 第一步：算法分析与优化 在设计一个DSP应用之前，需要进行需求分析，并根据需求分析提出算法，通过仿真验证

5、算法的正确性、精度和效率，从而评估算法需要的DSP处理能力。核算算法需要的DSP处理能力是很重要的，一方面这是选择DSP的重要因素，另一方面也影响目标板的DSP结构，如采用单DSP还是多DSP，并行结构还是串行结构等。算法还要反复进行优化，一方面提高算法的效率，另一方面使算法更加适合DSP的体系结构，如对算法进行并行处理的分解或流水处理的分解等。,9,第二步：DSP的选择 最重要的因素是应用方案的运算量需求。通常来讲，DSP比通用CPU和MCU具有更快的运算处理能力，但是每种DSP的运算处理能力也是有限制的，且不同算法的效率也不相同。 另外，每种DSP都有它特别适合处理的领域。例如，c54x系

6、列就特别适合通信领域的应用，c24xx系列特别适合家电产品领域。 在DSP的选择中，DSP的片上存储器资源、价格、外设配置也是很重要的因素。应用方案设计时，充分利用DSP片上资源，既可以保证算法的高效运行，又可以减少外围电路设计，缩小体积。从系统设计角度来讲，DSP与其他元件和部件的配套性是不可忽略的因素。其他一些因素，如购买是否方便、功耗、在线仿真控制、与其他CPU的同步方式等等，在系统设计时都需要加以考虑。,10,第三步：DSP配置DSP基本系统设计 选择了DSP后，就可以开始DSP的外围电路设计。其外围电路包括本身的基本引脚连接、总线驱动、时钟控制、引导程序方式控制、存储器配置、通信口配

7、置、IO口控制、时序设计等，目的是保证DSP的基本工作模式。 DSP的引导方式设计，是指DSP上电时，加载用户应用程序的方式。DSP支持很多种上电程序加载方式。DSP的时钟管理和设计是DSP的基本外围设计，没有时钟输入，DSP无法工作。存储器配置是利用DSP的扩展存储器接口进行数据、程序存储器以及IO空间扩展的配置。在存储器配置中，存储器映射地址、存储器容量、存储器速度是设计保证的关键。 DSP通信口的设计，对于DSP应用方案来说包括两部分：一是系统的通信口设计，DSP作为系统的CPU需要管理系统提供的外部通信方式和通信口；另一方面是DSP对系统内部元件的控制可以通过串口、并口来实现。时序管理

8、设计保证DSP与外围电路、部件高效协同工作。,11,第四步：模拟数字混合电路设计 DSP应用方案是一个数字系统，如果要处理客观世界的真实信号，就必须有数字化设计。模拟数字混合电路设计一般包括信号调理、模数转换和数模转换、数据缓存等部分。设计中的关键是实现DSP与模拟混合产品的无缝连接，以及保证数据的吞吐量。,12,第五步：系统电路设计 为了保证系统功能与指标，需要在系统级进行设计与优化，如协调整个系统的时序控制，保证系统的信号吞吐量和实时处理带宽；协调DSP对系统和外部通信口的控制，保障系统的智能化和程控能力；协调系统各部件的复位控制和看门狗设计，保证系统的可靠性；协调系统各部件的自检功能与D

9、SP的诊断处理，保证系统自检能力；协调系统各部件的电源管理与电源处理，保证系统的多电平电路的正常工作和低功耗要求，等等。 在进行系统电路设计时，重点是合理进行系统技术指标的分配，在时序设计上保证系统速度(包括处理速度、接口速度、元器件速度等)和实时控制。,13,第六步：系统对软件的编写与调试 这一步是对信号处理的算法进行编程，并提供系统监控程序。一般把信号处理程序和系统监控程序都通称为系统软件。系统软件的编写可以是基于汇编语言的，也可以是基于像c语言的高级语言，经过编译后，用软仿真或在目标板上调试。 第七步：系统测试与验证 硬件部件的原理验证：电路的调试 通过DSP的原理验证：在线仿真电路调试

10、 软件的仿真与算法验证：算法的实际硬件实现 系统硬件功能验证与指标测试：验证系统技术指标 系统软件完善：确保系统的智能化与可程控性 其他测试与验证：软硬件可靠性，自检，环境实验,14,4.2 硬件设计步骤,确定硬件方案,器件选型,原理设计,PCB版图设计,硬件调试,系统分析,系统综合,15,第一步：设计硬件实现方案 所谓硬件实现方案是指根据性能指标、工期、成本等，确定最优硬件实现方案，并画出硬件原理框图。 第二步：器件的选型 一般系统中常用AD、DA、内存、电源、逻辑控制、通信、人机接口、总线等基本部件。 AD：根据采样频率、精度来确定AD型号，是否要求片上自带采保、多路器、基准电源。 DA：

11、信号频率。精度是否要求自带基准电源、多路器、输出运放等。 内存：包括SRAM、EPROM、SDRAM、SBSRAM。考虑其工作频率、容量、字长、接口方式、工作电压等。 逻辑控制：首先确定是用PLD、CPLD、还是FPGA。根据自己的特长和公司芯片特点、工作频率选择产品。,16, 通信：通信的要求一般系统都是要求的。首先根据通信速率决定采用通信方式，一般异步串口可以达到19.2Kbps，同步串口可以达到1Mbps，而并口可以达到1Mbps以上，如果还有更高的要求则应通过总线进行通信。 总线：一般有PCI，ISA，CAN等。采用哪一种总线主要看使用的场合、数据传输速率的高低。 人机接口：有键盘、显

12、示器等，他们可以通过MCU单片机来实现，也可以在DSP的基础上直接构成。 电源：主要是电压的高低以及电流的大小，电压高低要匹配，电流容量要足够。,17,第三步：原理设计 在这一步之前的工作基本上是分析工作。而从这一步起，则开始综合的工作，逐步开始系统的集成。在所有的综合工作中，原理的设计是关键的一步。在原理图的设计时必须清楚了解器件的使用和系统的开发，对于一些关键的环节有必要做一定的仿真。随着大规模集成芯片和可编程逻辑芯片的发展，使硬件原理设计的难度得以降低，但它依然是DSP系统集成中关键的一步。原理设计的成功与否是DSP系统能否正常工作的最重要的一个因素。 DSP芯片基本管脚的配置 主要是一

13、些存储器、IO口控制线的连接，模式状态握手控制信号，中断引脚，通信端口，时钟控制线和JTAG测试线。,18, DSP引导方式选择 在进行硬件产品和系统设计时，用户程序通常保存在非遗失的存储器中。这些非遗失存储器的访问速度比较慢，一般不能直接作为程序存储器来使用，需要在上电时引导到CPU的高速程序存储器中，这个过程叫BOOTLOADER。要使用BOOTLOADER，必须考虑DSP芯片上MP/MC管脚的配置，以及两种模式下MEMORY MAP的区别，正确配置中断矢量表位置。 DSP扩展存储器设计 当片上存储器步满足系统设计要求时，就需要进行存储器扩展。存储器主要包括ROM和RAM。ROM包括EPR

14、OM，EEPROM，FLASH MEMORY，用于存储程序和系统常数表，一般映射到程序存储空间。RAM常常选择速度与DSP匹配的高速RAM，既可用作数据存储空间的存储器，也可用作程序存储空间的存储器。,19, DSP时钟的设计 DSP时钟有两种连接方式：一种是使用外部时钟源作为输入，外部晶振源频率稳定度高，使用方便，价格便宜；另一种是使用DSP片内为晶体振荡器提供的放大器，外接一个晶体即可。 DSP内部设计的时钟和分频电路，可以直接将内部和外部的时钟分频，作为DSP的系统时钟，这种模式称为DIV模式。另外，DSP内设计有锁相环PLL电路，使用外部连接时钟时，外部时钟源频率可以选择得比较低，以降

15、低噪声。外部时钟输入后，再通过内部PLL倍频到所需的工作频率。DSP内部的PLL时钟控制方式可以分为硬件控制方式和软件编程方式。 DSP电源设计 通常DSP采用低电压供电方式，可以大大降低DSP功耗。DSP电源一般分为两种，即内核电压CVDD和IO电压DVDD。IO电压3.3v，核电压2.5v甚至更低。,20, DSP电平转换电路设计 在DSP系统设计时，除了DSP芯片以外，必须设计DSP芯片和其他外围芯片的接口。由于现有的很多外围芯片工作电压不同，就必须考虑DSP与这些外围器件的电平匹配问题。目前市场上常见的主要有5V CMOS，5V TTL和3.3V TTL。,21,5V TTL器件驱动3

16、.3V TTL器件：由于5V TTL和3.3V TTL的电平转换标袱是一样的，因此，如果3.3v器件能够承受5v电压，从电平上来说直接相接是完全可以的； 3.3V TTL器件驱动5V TTL器件：由于两者的电平转换标准是一样的，因此不需要额外器件就可以将两者直接相接。不需要额外的电路。 5V CMOS驱动3.3V TTL器件：显然，两者的转换电平是不一样的。进一步分析5V CMOS的VOH和VOL以及3.3v VIH和VIL的转换电平可以看出，虽然两者存在一定的差别，但是能够承受5V器件电压的3.3V器件能够正确识别5V器件送来的电平值。 3.3V TTL器件驱动5V CMOS：两者的电平转换

17、标准是不一样的，相连接时必须加专用驱动器(一边是3.3V，一边是5V)。,22,第四步：PCB版图设计 PCB版图的设计要求DSP系统的设计人员既要熟悉系统工作原理，还要清楚布线工艺和系统结构设计。近年来，随着新工艺、新器件的迅猛发展，高速器件越来越普遍，高速电路设计逐渐成为主流，此时PCB布线不是简单的端口互连，而必须引入EMI/EMC分析，经典的集总电路理论已经不再适用，在电路仿真设计程序中应使用分布电路模型。信号完整性(Signal Integrity)成为高速PCB设计的重点。 第五步：硬件调试 检查PCB板上各硬件是否能正常工作。DSP的JTAG仿真器能否正常测试。,23,4.3 软

18、件设计步骤,24,(1) 用汇编语言、C语言或汇编语言和C语言的混编来编写程序，然后把它们分别转化成TMS320的汇编语言并送到汇编语言编译器进行编译，生成目标文件。 (2) 将目标文件送入链接器进行连接，得到可执行文件。 (3) 将可执行文件调入到调试器(包括软件仿真、软件开发系统、评测模块、系统仿真器XDS)进行调试，检查运行结果是否正确。如果正确进入第4步；否则，则返回第1步。 (4) 进行代码转换，将代码写入EPROM，并脱离仿真器运行程序。检查结果是否正确，实时性是否满足。如果不正确，返回第3步；如果正确，进入下一步。 (5) 软件测试。如果测试结果合格，软件调试完毕；如果不合格，返

19、回第1步。,25,4.4 系统集成,在完成系统的软硬件设计之后，将进行系统集成。所谓系统集成是将软硬件结合起来，并组装成一台样机，在实际系统中运行，进行系统测试。如果系统测试结果符合指标，则样机的设计完毕。但由于在软硬件调试阶段调试的环境是模拟的，因此在系统测试中往往可能会出现一些问题，如精度不够、稳定性不好等。出现问题时，一般采用修改软件的方法。如果软件修改无法解决问题，则必须调整硬件，这时问题就较为严重了。,26,4.5 常用外围器件,实时数据采集 实时数据存储 实时周边器件 实时电路集成 实时信号产生 实时DSP与并行结构 实时总线技术,27,4.5.1 实时数据采集,1.高精度ADC转

20、换器结构 逐次逼近方式,逐次逼近式A/D转换器原理图,28,逐次逼近ADC内部包括一个高分辨率的比较器、高速DAC和控制逻辑，以及主次逼近寄存器(Successive Approximation Register, SAR)。系统总的静态准确度主要由DAC来决定。模拟输入信号送到比较器的一个输入端，比较器的另一端输入端接DAC的输出端。转换的技术就是将未知的输入与一个DAC产生的准确电压或电流来比较。DAC的输入就是该ADC输出的数字信号。 传统的高精度转换器，大都采用逐次逼近方式。逐次逼近方式速度较慢，因为每一位都要一个时钟周期逐一比较确定码值，但可以做到比较高的精度。影响精度的误差来自数模

21、转换器、比较器和译码器。而且随着转换速度增加，误差还会增大。,29,30,-调制方式 最高精度采用-调制。它是根据前一采样值与后一采样值之差进行量化编码，从某种意义上说它是根据信号的包络形状进行量化编码的。它采用了过采样技术，以很低的分辨率(1位)和很高的采样速率将模拟信号数字化，通过使用过采样技术、噪声整形技术和数字滤波技术增加有效分辨率，然后对ADC的有效采样速率，去除多余信息，减轻数据处理负担。 本质上是采用负反馈方式逐步减小输入模拟信号与DAC反馈输出的差值，但它们的差值不是直接加到比较器，而是通过一个积分器后再送到比较器，与积分器输出比较的基准信号是地电平，因而它比常规的逐次逼近方式

22、性能更好。它有更宽的动态范围，可以得到24位无错差编码(校正与滤波后)。,31,积分方式 积分型模数转换技术是实现高精度的又一措施。它是通过积分电路把线性模拟电压转换成时间信号，在这段时间内通过计数器对标准时钟脉冲计数，计数值反映了模拟电压的大小。由此可见，这种转换是把时间作为中间变量，因此是一种间接转换。根据一次转换中积分斜率变化的次数又可分为单积分、双积分和四积分等类型。其中双积分具有明显的性能优势，更容易达到高精度。所以积分型ADC以双积分为主。,32,第一阶段：AS1闭合，积分器工作，时间常数T1。,第二阶段：AS2或AS3闭合（与Vi反相的电压接到积分器上），当Vo积分到0时，积分结

23、束,33,可见积分时间t与Vi成正比，若用脉冲在t内计数，则计数值反映了转换电压Vi的等效数字数值。 积分型ADC的另一个好处是抗干扰能力强，积分本身有低通滤波作用。其缺点是速度比较慢，精度比较高在满量程的情况下，转换一般需要几毫秒甚至更长。,34,2. 高精度ADC转换器应用 ADC转换器的分辨率是在一定条件下才能实现的。例如 ADS1210在数据率为10Hz时，可实现24位精度；如数据率提高到1000Hz，它的分辨率只有20位；数据率再提高，分辨率还要降低。速度与精度就是一对矛盾，这在高精度ADC器件中体现得更为充分。高精度ADC器件有许多工作参数是可编程选择的，有的内部还有微处理器，成为

24、智能ADC器件。这对灵活运用有很大益处，但也带来了使用的复杂性。适当编程成为使用中的重要问题。熟悉它们的内部结构，了解参数寄存器每一位的意义，根据系统设计要求确定适当的工作参数，都是在应用前要解决的问题。这样，这类ADC器件的应用就不像常规的那样简单：只要加适当时钟与模拟输入，就可在输出端口上读出转换结果。,35,实现高分辨率指标与完成高速度转换一样困难，有时甚至更大一些，因为对高精度应用而言，允许误差的绝对值小得多。就以ADS1210为例，它的模拟输入范围是05V，如实现 24位精度，它的最低位代表值仅为 0.3uV。要满足这样的精度，对电源、接地、电路布局的要求都极为严格，否则，所谓分辨率

25、也只能是理论上的意义。所以，电源、接地及去耦非常重要。 高精度ADC电路设计中更要注意外部电路的匹配。所选择的运放、电阻、电容等器件都应具有稳定的性能，电阻电容温漂要小，漏电要小，增益温漂、失调温漂都要选得小些，这样才能保证实现预期的设计。甚至连模拟输入的引线都应适当注意，当连接电桥时，端接引线长度及粗细都应匹配。一般说来，将模拟引线布得尽可能地短、粗一些，对实现分辨率指标都有好处。同样，跟后续电路之间的隔离一样重要，主要采用光电耦合器进行光电隔离，因为速度比较低。此时，建议采用串行输出方式，否则由于位数太多而太复杂。,36,3. 高速ADC转换器结构 并行比较型FLASH ADC 并行比较型

26、模数转换器是目前可以见到的速度最快的ADC，分辨率一般为8位，最高可达12位，采样速率可以达到500MSPS，全功率带宽大于300MHz。并行比较型数模转换器结构比较简单，它由分压电阻网络、比较器阵列和优先编码器组成。输入信号同时与参考电压的不同分压值同时进行比较，结果经过一个优先编码器输出可得到最终的结果。 要使采样速度更高，可采用几个并行结构交叉工作方式，以空间换取时间。并行比较的方式下分辨率不可能很高，因为并行结构的比较器数是按2N的方式增长，做到10位后就很难再高了。并行比较方式的另一个缺点是加重了输入级负载，因而采用加输入缓冲器隔离来避免这个缺点。但随着分辨率提高，输入缓冲器以2N方

27、式增加也是很困难的。并行比较还有功耗大的缺点，这也限制了它的位数的增加。,37,并行比较型ADC原理,38,串并比较型 解决高速、高分辨ADC的另一种设计思路是将两个或多个低分辨率的并行比较型ADC级联起来，合并成一个高分辨的ADC。为了减少比较器的数量，或为了达到更高的分辨率，在实际产品中，有三级甚至三级以上的分级型数模转换器。由于各级之间是串行工作的，因此，对于一个M级的分级型ADC来说，需要M个转换周期才能完成一次采样编码。为了不降低采样速率，通常可采用流水线结构，因此又被称为流水线型或子区型（subranging）。 图示是一个两级的8位ADC，由一个4位粗精度AD转换器和一个4位细精

28、度AD转换器构成，粗精度AD转换器完成模拟量的高位部分转换结果，细精度AD转换器完成模拟量的低位部分转换结果，两者合并形成AD转换最终结果。,39,8位并行二级串行ADC结构示意图,40,实际工作时由第一个4位并行粗精度ADC完成对模拟量的转换，得到高4位数码，经高速DAC后，输入运算放大器的反相端，与原模拟输入相减得到差值信号，经16倍放大器放大后，由第二个4位并行细精度ADC转换，得到低4的位数码，高低4位组合后，得到8位A/D变换数码。 串并行编码ADC在速度方面比完全并行编码的ADC低些，精度也差些，但器件数量大为减少。如此例中，若两级ADC都采用高速并行结构，则两级ADC所需的比较器

29、个数为2（241）30个，比相同8位的高速并行式ADC所需比较器减少了一半多，而速度仅仅降低一倍。因此现在普遍流行的高速ADC都采用这种结构，另外两级粗精度和细精度的ADC也可以采用其他结构的数模转换器构成。,41,分路转换型 高速ADC的另一并行特征是分路采集、分路输出：即采用多路较低速的ADC芯片分路采样，合成为高速采样的效果。而多片ADC并行又包括时间并行和幅度并行两种方式。多片ADC并行可以降低对每一片ADC芯片的性能要求，但增加了设备量和控制的复杂性，同时由于系统时钟在多片ADC之间可能会发生抖动。因此需要采用非均匀采样的理论对转换的效果进行分析。在超高速应用的场合，一般采用的是单片

30、ADC变换的结构。,42,4. 高速ADC转换器的应用 高速ADC器件通常都要设法与外部逻辑电路相匹配。因此，它的数字逻辑系统大多数都与TTL逻辑、CMOS逻辑相兼容。超过100MHz速度的器件一般都采用ECL逻辑。在速度更高的时候，还采用双通输出(例如 AD9054)以降低对外部逻辑电路的要求。要实现高速转换，输入级的频响还非常重要，通常要求输入缓冲级频响应高于转换速度。 高速器件通常都要求有良好的接地与去耦。同时器件内部的模拟电源、数字电源、模拟地、数字地都是分离的，这有利于减少数字部分对模拟部分的干扰。配合这种结构，在管脚安排上，一般都采取模拟部分与数字部分分开的方式。集中模拟部分的模拟

31、输入、模拟电源、模拟地在器件的一侧或一端，而数字部分的时钟、控制端口、输出数据被安排在另一侧或另一端。这样，在设计电路PCB板时十分方便。,43,信号联线 微波传输线在数百兆赫兹的频率上，信号联线已经不能看作是零电阻、零电抗的理想联线；信号线上的电阻、电抗可能会引起以下问题： (1)信号延迟：通常每英尺信号延迟2ns左右，已经可与门延迟相比； (2)信号反射：可造成逻辑误翻转； (3)信号线间的串扰：相邻信号线的干扰，可造成误翻转； (4)电路噪声：可影响ADC精度。 解决以上问题可以采用微波传输线的理论分析超高速信号联线；它可以控制传输延迟，消除反射，减小串扰、噪声。为正确采用微波传输线作为

32、信号联线，应采用EDA软件，它可以仿真信号线的延迟、反射、串扰、噪声，为高速实时系统设计提供保障。,44,高速ADC器件的选择 高速ADC器件的性能首先是指转换速度(或取样速度)，其次是指转换器的分辨率，即精度。例如 AD9020是10位 60MHz的ADC转换器，表示它的转换速度为60MHz，分辨率为10位。这10位只表示对每一个输入模拟信号有10位的数据输出。而实际上输出的数据是不是按照它的权值唯一地代表输入模拟电压与实际所加的模拟电压等价，都不一定能保证。影响这种等价关系的有两部分因素：一是ADC的直流精度，即指标中所指的积分非线性与微分非线性。例如AD9020，在工作温度范围内微分非线

33、性为(1.251.5)LSB，积分非线性为(2.02.5)LSB，这仅代表静态转换误差。二是动态误差。由于宽带噪声、数字信号干扰、谐波干扰等因素，使得AD9020的有效数据位根本不可能达到10位。,45,在fin=2.3MHz时，有效数据位一般为9.0位；而在fin=15.3MHz时，有效数据位为7.58.0位。 如果从系统要求的ADC有效精度应达10位，则选用指标为10位的芯片往往不能满足要求，应考虑它的直流精度误差与交流动态误差的影响，所以，应留有相当的裕量。比如，按系统指标要求有10位的精度，选用的是AD872(10MHz12位)，其输出的低2位不用，用来保证系统所要求的精度。按器件给出

34、的速度指标全速运行也不是可取的。全速运行下ADC的有些指标会有所降低。全速运行的另一个问题是功耗可能过大。器件的功耗通常是运行速度的函数。速度越快，功耗越大。有的功耗指标是在全速下给出的，有的可能不是，这点也应注意。另外功耗指标还跟散热条件有关，实际的应用场合也不可能完全等同于测试时的条件。因此，应该给器件留有一些裕量，除非不得已，通常都不应采用全速运行。,46,高速ADC对时钟、电源的要求 高速ADC器件对时钟的要求比较严格。除了要求环境比较干净外，占空比要求也比较严格。通常占空比以50%最好，允许10%左右的改变。高速ADC要求时钟源稳定，相位噪声小，边沿干净。因为时钟上的振荡会产生附加的

35、转换噪声，有时采用正弦波。对基准电压源的要求也比较严格。可以设想基准电压源要驱动几百个比较器而又要保持电压的稳定的难度。高速ADC现在都有内部基准源，这给设计带来很大好处，同时也有助于减少外部元器件引入的干扰。但内部基准源的温漂指标都较低，如果分辨率的要求比较高，可考虑采用外部基准源。外部基准源的可选择范围大得多，大多可以满足温漂指标。,47,高速 ADC电路的输入信号幅度都较小，一般不超过4V。这是由于速度很高，使模拟信号的幅度不可能很高，同时分布电容的影响对信号幅度的提高起了很大的制约作用。 同时，ADC转换器的比较器阵列如果直接接到模拟信号输入端，比较器的输入电容也是模拟信号驱动的容性负

36、载，则对信号幅度的影响会更大。为此，大多数高速ADC器件都内含跟踪/保持放大器(T/H)，有的在T/H 前还加缓冲运放，这些都为模拟信号的稳定提供了相当的有利条件。即使这样，在进入 ADC之前的模拟信号在片外还是要用运放缓冲。这个缓冲级除了隔离信号源与 ADC外，一般还起信号模式变换作用，如变为单端驱动、差动驱动等等。当然所选择的运放应有较高的带宽和驱动能力，要满足ADC对信号源的要求。,48,高速ADC设计 高速ADC(不仅仅是高速ADC，对高精度ADC也一样)的布局、接地和去耦对实现ADC指标要求十分重要，归纳起来为： (1)采用多层PCB板。大面积地线(地平面)，与大面积电源平面对ADC

37、转换都是有利的。 (2)模拟地与数字地分离，最后就近接于平面地。 (3)采用铁氧体磁芯加电容滤波的方法对每组电源分别去耦，以取得最好的滤波效果。用120F的电解电容和0.010.1F的片状电容对每组电源分别去耦。去耦元件应尽可能地接在靠近ADC器件处。模拟电源去耦要先接到模拟地线点，数字电源去耦要先接到数字地线点。,49,(4)模拟电源与数字电源分开供电。如果采用单一电源，也应在进入电路板处分离出来，并分别加以去耦。 (5)模拟输入通路应尽可能地短，并在适当地方终结以避免反射。同时模拟输入信号与基准电压都应远离数字信号通路，这样可避免由于数字信号的高速变化而耦合到模拟通路。时钟信号和模拟输入信

38、号采用SMA插座。 (6)数字通路也应尽可能地短，也要注意长度的匹配以避免反射。如果必要，可在通路中串入小电阻(如33左右)，有助于减小数字信号的干扰。 (7)将ADC转换器芯片下的PCB板布置成地平面有很大的好处。,50,(8)芯片插座会增大分布电容，建议在电路板装配中不用插座。 (9)为了避免信号线间串扰，两条信号线不能平行，应采取垂直交叉方式，实在不行要拉开两线的距离，并在两条平行的信号线之间增设一条地线；对敏感信号线如时钟信号线、存储器读写信号线，加保护地线；输出尽量靠近地线，而远离电源线。 (10)为了有效地抗干扰，可以采取屏蔽措施。整块电路板安装在屏蔽盒中，并对系统模拟部分加装了屏

39、蔽罩。还要兼顾到散热，可以安装风扇和散热孔。,51,高速ADC系统实现 数据存储：分路数据输出 由于超高速数据采集系统的速度很快，因此存储模块的设计一般都采用分路数据输出的体系结构；这种结构将ADC的输出数据分成多路较低速数据输出，可以降低对存储器读写速度的要求。系统中可采用单片超高速ADC芯片加全局存储器的体系结构，并采用单片机构成系统与PC机的接口，使数据采集的结果可以在计算机中显示并加以处理。其中，为降低对存储器速度的要求，采用分路数据输出的方式，使存储器的速度降低为ADC速度的一半。存储器的周边器件采用ECL芯片。信号之间的连线采用微带或带状传输线，并端接了合适的端接电阻。,52,分路

40、数据采集系统示意图,53,54,模拟电路的抗干扰 系统抗干扰的方法首先是屏蔽，包括电路整体的屏蔽以及系统模拟部分和数字部分之间的屏蔽。但是由于超高速系统一般是高功耗的，因此还必须兼顾散热问题。数据采集系统中数字电路对模拟电路的干扰是主要误差源之一。消除这一干扰可以通过器件的隔离、电源滤波、星形接地以及元器件的合理布置来解决。在超高速系统的实现中，大面积地是一个最基本、也最重要的因素之一，一方面它可以减小干扰，另一方面它也是微带传输线的一个组成部分。 隔离：光隔（光耦、光纤）、差分,55,性能测试：动态有效位 由于电路中各种干扰因素的存在，不能认为ADC芯片的标称指标就是实际电路板的性能指标，因

41、此需要对ADC进行性能测试。这里，ADC的测试可以分为静态测试和动态测试。ADC的动态性能指标包括谐波失真、信噪比、有效位数、全功率带宽、无杂散动态范围等。在ADC的各项指际中，通常最为关心的指标是动态有效位数(ENOB)，来衡量数据采集系统实际工作时有效的位数，它是用分辨率来衡量实际工作时ADC的噪声均方值与理想ADC标识分辨率情况下的量化噪声。也就是说，在给定的测试环境中，一个实际10位ADC的ENOB为9位时，那么它的实际分辨率与9位理想ADC相同。因此用ENOB更能描述工作中ADC的实际采样精度。ENOB的测量与输入正弦信号频率和幅度有关。,56,测试框图：,57,采用FFT方法进行测

42、试。具体方案是： (a) 采用单频正弦信号输入到ADC； (b) 对ADC输出结果进行快速傅里叶变换FFT，计算SINAD（Signal-to-Noise and Distortion Ratio，信号噪声加失真比） 。 (c) 有效位数ENOB=(SINAD1.76)/6.02。,SINAD（信号噪声加失真比）不仅仅反应了模拟信号数字采样后的信噪比，而且考虑了系统采样时谐波失真的影响，所以更能表现数据采集系统的综合性能。,58,SINAD：58.09dB； ENOB等于9.36bit； 8192点FFT的增益为36.12dB： 噪声基底100dB；SFDR：78dB。,59,AD9042应用

43、示意图,60,4.5.2 实时数据存储,在高速实时数据存储中，需注意两个问题是ECL存储和同步存储。 1. 高速实时ECL存储 ECL存储时间可以达到3.5ns5ns，因此速度极高，但是其容量通常比较小，通用芯片的容量一般1KB4bit2KB9bit之间。其特点是高速度、小容量、小功耗，主要用于高速数据缓冲的场合。 2. 同步存储 同步存储的特点是存取操作用同步时钟控制，因此读写速度快于通常的异步器件。 SRAM - SBSRAM or SSRAM DRAM - SDRAM FIFO - SFIFO,61,双端口RAM 双端口存储器是一种专用存储芯片，设有两组物理地址、数据和读写控制信号。两个

44、CPU可以通过这些控制信号同时访问双端口存储器，实现数据共享。,62,乒乓存储系统框图,双端口RAM构成的乒乓存储器,控制逻辑,ADC,DSP,双端口存储器,63,第一帧，AD采集数据D1存储在A中 第二帧，AD采集数据D2存储在B中，DSP从A中读取数据D1进行运算 第三帧，AD采集数据D3存储在A中，DSP从B中读取数据D2进行运算 第四帧，AD采集数据D4存储在B中，DSP从A中读取数据D3进行运算 如此往复循环工作，在周期T内有效的节省了AD存储时间用以DSP的计算，增强系统的实时性，虽然输出有固定延时T，但在系统中可以修复。,T,D1,D2,D3,D4,64,工作特点： 人为的将双端

45、口存储器分成两部分，使得存储器的读写操作分时工作，即同一时刻内存储器的两部分处于不同的读写状态。 对A写数据时，则DSP从B中读取数据； 对B写数据时，则DSP从A中读取数据； 有效的增加了DSP运算处理时间，提高了系统的实时性。 重点在于双端口存储器的地址切换。一般用CPLD或FPGA来设计实现。 注意：避免在任何时刻对同一存储单元的同时进行读写操作。,65,FIFO FIFO是一种先进先出的存储器，即先读入的数据先读出。FIFO器件常用作数据缓冲器，充当两个不同速率的系统之间的数据接口。如主从CPU场合中的从CPU或CPU外设速度一般要比主DSP慢，如果采用FIFO，那么从CPU或外设可以

46、先将数据送往FIFO，一旦FIFO满，FIFO再向CPU申请中断，这样可以省去CPU花在等待与查询的时间，而且中断次数也可以减少，从而提高了传输速度。 FIFO的共性：没有地址线，只有读写时钟，内部地址依赖于对读写时钟的计数。采用满、空、半满标志来标识存储状态。 下面以 SN74ALVC7806低功耗FIFO存储器为例来讲解。,66,性能特点 使用先进的低功耗CMOS技术； 操作电压为3V3.6V； 加载时钟和卸载时钟可以为异步或同步的； 共256个存储空间； 采用全满、全空和半满标志； 接近全满接近全空标志可编程； 带载50PF访问时间达18ns水平，所有数据输出同时切换； 数据率0 40

47、MB/s； 三态输出。,67,器件简介 数据在加载时钟(LDCK)上升沿写入存储器，在卸载时钟(UNCK)上升沿从存储器读出数据。如果写入的数据比读出的数据多出256个，则存储器全满。当存储器全满时，LDCK对位于存储器中的数据不发生影响。当存储器为空时，UNCK不发生作用。 FIFO存储器的状态由全满FULL、全空EMPTY、半满HF，以及接近全满/接近全空AF/AE标志来指示。当存储器用满时，FULL输出低电平而在存储器未满时输出高电平。在存储器全空时，EMPTY输出低电平，而在存储器不是全空时输出高电平。HF标志在存储器存储了128或128以上个数据字时，输出高电平；在存储了127或12

48、7个以下个数据字时，输出低电平。 AF/AE标志是可编程标志。,68,如果编程使能(PEN-Program enable)为低电平，可以在RESET之后的第1、第2个LDCK上升沿编程接近全空的偏移值X和接近全满的偏移值Y。AF/AE标志在FIFO存储的数据不超过X个或不少于(256-Y)个时，输出高电平，而在FIFO存储数据个数在(X1)）到(255-Y)时输出低电平。 RESET低电平使内部堆栈指针复位，并将FULL标志设为高电平，AF/AE也设为高电平；HF设为低电平，EMPTY也设为低电平。输出Q的电平不定。在FIFO加电时，必须对FIFO进行复位。写入空存储器的第一个字使EMPTY标

49、志升为高电平，数据出现在输出Q上。若输出使能为高，则输出数据处于高阻状态。,69,FIFO引脚图,FIFO功能框图,70,FIFO内部结构框图,71,FIFO应用 FIFO沿敏感，使用时要特别注意匹配，并经常进行复位，避免错误积累。 当进行FIFO宽度扩展时，其应用电路如图所示。,FIFO的宽度扩展,72,FIFO构成的输入输出存储器,73,4.5.3 高速实时周边器件,高速实时周边器件目前也在发生巨大的变化，传统的74LS系列芯片已不能满足系统要求，以下是多种逻辑器件的生命力、发展趋势和性能比较。 1. 生命力 传统的TTL、LS器件的生命力已经基本上消亡了。目前处于生命成熟期的器件是ALS

50、、F、HC、FCT等系列；正在成长的器件系列是ABT、LVT等。因此，中小规模集成电路的选型也要跟上时代的潮流。 2. 发展趋势 TTL器件的低噪声、低功耗发展是AHC系列，3.3V版本是LVC、LV系列，等等。 3. 注意事项 使用时要注意电平和速度匹配。,74,中小规模器件生命力发展图,75,各系列器件性能定位,76,4.5.4 高速实时电路集成,高速实时电路集成主要是通过电路的二次集成，减小系统体积和功耗，提高系统的性价比、可靠性、保密性。目前主要的集成方法包括可擦除可编程逻辑器件EPLD、现场可编程门阵列FPGA以及专用集成电路ASIC等。 1. EPLD/FPGA 当前EPLD/FP

51、GA已经发展特点： 集成度不断提高：一百万门已经很平常。 功能愈加复杂：已经从单纯的逻辑控制发展到数据存储和信号处理 设计输入方式灵活：可用图形或硬件描述语言作为输入 可进行系统仿真，并可反复编程 因此采用EPLD/FPGA技术可以大大减小系统体积，降低系统成本，缩短设计周期，减少设计风险，提高系统性能。,77,2. ASIC技术 通常电子设计的发展可以粗略的划分三个阶段： (1)用芯片设计硬件系统 (2)以微处理器为核心的软件编程设计 (3)ASIC设计，其最终的成果是芯片上的系统 ASIC的优点是： (1)适应用户特定的功能要求，效率最高； (2)体积小，保密性好。 但是在样机阶段，还是应

52、该采用EPLD/FPGA技术，以减小开发风险，待技术成熟后，用ASIC技术进行最优的系统实现。,78,4.5.5 高速实时信号产生,目前高速实时信号产生的热点是直接数字频率合成DDS，其基本结构可以分为相位累加型DDS和数据存储型DDS。 1. 数据存储型DDS 这种DDS芯片把要产生的信号波形存储于数据存储器中，以一定的时钟速率将数据读出后送到DAC芯片，经低通滤波后产生所需的信号波形。最大优点是信号产生灵活，可以产生任意波形。但波形时间长度受存储限制。 2. 相位累加型DDS 这种DDS芯片采用相位累加和正弦查找表的方法，可以通过数字控制生成正弦信号、线性调频信号、相位编码信号等。信号时间

53、长度不受限制，因此是目前DDS的常用类型。,79,4.5.6 高速实时DSP并行体系结构,当前实时数字信号处理技术已经取得了飞速的发展，单片DSP芯片的运算速度达到了1600MIPS。高速实时DSP芯片主要特点就是采用了各种并行处理技术，包括片内并行和片间并行。 ADSP2106x是美国AD公司推出的可并行扩展的超级哈佛指令DSP。这种芯片内部有4套独立的总线，可完成双向数据存取、指令存取、非指令性IO。其主要特点是在一个ADSP2106x的浮点DSP核心上集成了片内大容量双口RAM和并行处理接口，可支持多DSP系统。2106x的连接口Link Port可实现6片DSP并行的无缝连接，可方便的

54、构成多片并行处理系统。,80,4.5.7 高速实时总线技术,1. PCI总线技术 PCI总线具有更好的开放性和性能。它独立于处理器，支持多达256个PCI总线，每个PCI总线支持多达256个功能器件，低功耗，突发模式读写，支持峰值为132MB/s，264MB/s，528MB/s的读写传输速率，并行总线操作，支持主控总线，软件透明，管脚少。 2. VME总线技术 VME总线由Motorola公司提出，其开放性和优良的机械性赢得了广泛的市场。VME总线支持多处理器系统，地址总线32位，数据总线32或64位，能处理7级中断，具有总线仲裁能力，理论上的异步并行传输速率可达40MB/s。,81,4.6

55、高速PCB设计,在电子系统中，需要各种长度的走线。在走线上，信号从线的始端(例如信号源)传输到终端(例如负载)需要一定的时间。已经证实电信号在分布良好的导线中的传输速度为3108 m/s。假设走线的长度为5m，则信号从始端到终端需要17ns，也就是说，信号存在17ns的延迟。高速门电路中(例如74TTL)的平均延迟只有几纳秒，ECL数字集成电路的延迟只有1至2纳秒，可见，在这些高速电路系统中，PCB走线的延迟是不可忽略的。 另外，为了使数字系统运行速度最快，数字信号的上升或下降时间越短越好。信号边沿变化越快，其频谱分量就越高，此时每条走线都会产生与频率有关电容效应、电感效应和电阻效应。这种情况

56、下，导线就不仅仅时导线了，而是一个有延迟和瞬时阻抗分布式寄生元件。这些高速效应将会造成信号的畸变以及失真。,82,4.6.1 高速电路定义,实际上，与信号本身的频率相比，信号边沿的谐波频率更高，信号快速变化的瞬变(上升沿或下降沿)引发了信号传输的非预期效果。如果线传播延时大于数字信号驱动端上升时间的1/2，则可认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定时间，如果传输时间小于上升或下降时间的1/2，那么信号在改变状态之前，来自接收端的反射信号将到达驱动端。否则，反射信号将在信号改变之后到达驱动端，当发射信号很强时

57、，叠加的波形就有可能改变逻辑状态。,83,国外有很多资料，将1/6作为门限，更严格的甚至为1/10，当延时超过此门限时，可定义为高速电路，PCB上的走线将不能用简单的集总参数来描述，而应用分布参数的传输线来描述。 通常，通过器件手册可以查出信号上升时间的典型值。而在PCB设计中，实际布线长度决定了信号的传播时间。如果过孔、器件管脚或网线上设置的约束过多，将导致延时增大。一般情况下，高速逻辑器件的信号上升时间大约为0.2ns。 以Tr表示信号上升时间，Tpd表示信号线传播延时。若 Tr 4 Tpd， 信号将落在安全区域；若 2Tpd Tr 4 Tpd，信号落在不确定区域；若 Tr 2 Tpd，

58、信号落在问题区域。 当信号在落在不确定或问题区域时，应该使用高速布线方法进行PCB设计。,84,集总模型与分布式传输线,85,4.6.2 信号完整性,从本质上讲，高速数字系统的设计的核心问题使如何确保系统时序的正确。在高速系统中，如果系统时序是正确的，那么系统的数据通道就能正确的收发数据，系统就能按要求正常的工作。由此，信号完整性(Signal Integrity)指的是信号线上信号的质量。信号波形的失真往往不是由某个单一因素导致的，而是板级设计中多种因素共同引起的。信号完整性问题主要包括反射、振铃、地弹和串扰。 在今天，越来越多的VLSI芯片工作在100MHz以上，信号的边沿已经缩短到ps量

59、级，这些高速器件性能的增加给高速系统设计带来了更多的困难。因此，在高速PCB设计中必须进行信号完整性的分析，研究关键网络拓扑结构的信号是否能满足信号完整性要求的问题。信号完整性分析目的就是要保证系统时序能够在各种极端的环境下正常的工作。,86,4.6.3 传输线,当导线必须视为电容与电感分布式级联时，可以认为是传输线。传输线模型可以用串联电阻和并联的电容、电阻和电感结构来等效。由于存在绝缘层，并联电阻阻值非常高。将寄生电阻、电容和电感加到实际的PCB走线中，连线的最终阻抗称为特征阻抗。线径越细，距电源/地越远，隔离层介电常数越低，特征阻抗就越大。如果接收端和传输线的阻抗不匹配，从而引起信号在接收端产生反射，反射信号将会在走线中往复存在，反射信号随着能量的减弱而幅度减小，最终信号的电压和电流达到稳定。,传输线模型,87,基于上述的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应： 反射信号 Reflected Signals 延时和时序错误 Delay & Timing Errors 多次跨越逻辑电平门限错误 False S