集成电路设计基础Ch05.ppt

1、集成电路设计基础,莫冰 华侨大学电子工程系 厦门市专用集成电路系统重点实验室,第五章 MOS 场效应管的特性,5.1 MOS场效应管 5.2 MOS管的阈值电压 5.3 体效应 5.4 MOSFET的温度特性 5.5 MOSFET的噪声 5.6 MOSFET尺寸按比例缩小 5.7 MOS器件的二阶效应,5.1 MOS场效应管5.1.1 MOS管伏安特性的推导,两个PN结： 1）N型漏极与P型衬底； 2）N型源极与P型衬底。 同双极型晶体管中的PN结 一样,在结周围由于载流 子的扩散、漂移达到动态平 衡，而产生了耗尽层。 一个电容器结构： 栅极与栅极下面的区域形成一个电容器，是MOS管的核心。,

2、图 5.1,MOSFET的三个基本几何参数,栅长:L 栅宽:W 氧化层厚度: tox,MOSFET的三个基本几何参数,Lmin、 Wmin和 tox 由工艺确定 Lmin： MOS工艺的特征尺寸(feature size) 决定MOSFET的速度和功耗等众多特性 L和W由设计者选定 通常选取L= Lmin，由此，设计者只需选取W W影响MOSFET的速度，决定电路驱动能力和功耗,MOSFET的伏安特性:电容结构,当栅极不加电压或加负电压时，栅极下面的区域保持P型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了PN结的漏电流之外，不会有更多电流形成。 当栅极上的正电压

3、不断升高时，P型区内的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压VT，在栅极下的P型区域内就形成电子分布，建立起反型层，即N型层，把同为N型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷Q为， Q=CVge 式中Vge是栅极有效控制电压。,非饱和时，在漏源电压Vds作用下，这些电荷Q将在时间内通过沟道，因此有,MOS的伏安特性电荷在沟道中的渡越时间,为载流子速度，Eds= Vds/L为漏到源方向电场强度，Vds为漏到源电压。 为载流子迁移率： n = 650 cm2/(V.s) 电子迁移率(nMOS) p = 240 cm2/(V.s) 空穴迁移率(

4、pMOS),MOSFET的伏安特性方程推导,非饱和情况下，通过MOS管漏源间的电流Ids为：,= .0 栅极-沟道间 氧化层介电常数, = 4.5, 0 = 0.88541851.10-11 C.V-1.m-1,Vge是栅级对衬底的有效控制电压 其值为栅级到衬底表面的电压减VT,当Vgs-VT=Vds时，满足: Ids达到最大值Idsmax， 其值为 Vgs-VT=Vds，意味着近漏端的栅极有效控制电压Vge=Vgs-VT-Vds=Vgs-Vds-VT = Vgd-VT =0 感应电荷为0，沟道夹断，电流不会再增大，因而，这个 Idsmax 就是饱和电流。,MOS的伏安特性漏极饱和电流,MOS

5、FET特性曲线,在非饱和区 线性工作区 在饱和区 (Ids 与 Vds无关) . MOSFET是平方律器件!,5.1.2 MOSFET电容的组成,MOS电容是一个相当复杂的电容，有多层介质： 首先，在栅极电极下面有一层SiO2介质。SiO2下面是P型衬底，衬底是比较厚的。最后，是一个衬底电极，它同衬底之间必须是欧姆接触。 MOS电容还与外加电压有关。 1）当Vgs0时，栅极上的负电荷吸引了P型衬底中的多数载流子空穴，使它们聚集在Si表面上。这些正电荷在数量上与栅极上的负电荷相等，于是在Si表面和栅极之间，形成了平板电容器，其容量为， 通常，ox=3.98.85410-4 F/cm2；A是面积，

6、单位是cm2；tox是厚度，单位是cm。,MOS电容SiO2和耗尽层介质电容,2）当Vgs0时，栅极上的正电荷排斥了Si中的空穴，在栅极下面的Si表面上，形成了一个耗尽区。 耗尽区中没有可以自由活动的载流子，只有空穴被赶走后剩下的固定的负电荷。这些束缚电荷是分布在厚度为Xp的整个耗尽区内，而栅极上的正电荷则集中在栅极表面。这说明了MOS电容器可以看成两个电容器的串联。 以SiO2为介质的电容器Cox 以耗尽层为介质的电容器CSi 总电容C为: 比原来的Cox要小些。,MOS电容束缚电荷层厚度,耗尽层电容的计算方法同PN结的耗尽层电容的计算方法相同: 利用泊松公式 式中NA是P型衬底中的 掺杂浓

7、度，将上式积分 得耗尽区上的电位差 ： 从而得出束缚电荷层厚度,MOS电容 耗尽层电容,这时，在耗尽层中束缚电荷的总量为， 它是耗尽层两侧电位差的函数，因此，耗尽层电容为， 是一个非线性电容，随电位差的增大而减小。,MOS电容耗尽层电容特性,随着Vgs的增大，排斥掉更多的空穴，耗尽层厚度Xp增大，耗尽层上的电压降就增大，因而耗尽层电容CSi就减小。耗尽层上的电压降的增大，实际上就意味着Si表面电位势垒的下降，意味着Si表面能级的下降。 一旦Si表面能级下降到P型衬底的费米能级，Si表面的半导体呈中性。这时，在Si表面，电子浓度与空穴浓度相等，成为本征半导体。,MOS电容耗尽层电容特性(续),3

8、）若Vgs再增大，排斥掉更多的空穴，吸引了更多的电子，使得Si表面电位下降，能级下降，达到低于P型衬底的费米能级。这时，Si表面的电子浓度超过了空穴的浓度，半导体呈N型，这就是反型层。不过，它只是一种弱反型层。因为这时电子的浓度还低于原来空穴的浓度。 随着反型层的形成，来自栅极正电荷发出的电力线，已部分地落在这些电子上，耗尽层厚度的增加就减慢了，相应的MOS电容CSi的减小也减慢了。,4） 当Vgs增加，达到VT值，Si表面电位的下降，能级下降已达到P型衬底的费米能级与本征半导体能级差的二倍。它不仅抵消了空穴，成为本征半导体，而且在形成的反型层中，电子浓度已达到原先的空穴浓度这样的反型层就是强

9、反型层。显然，耗尽层厚度不再增加，CSi也不再减小。这样， 就达到最小值Cmin。 最小的CSi是由最大的耗尽层厚度Xpmax计算出来的。,MOS电容耗尽层电容特性(续),MOS电容凹谷特性,5）当Vgs继续增大，反型层中电子的浓度增加，来自栅极正电荷的电力线，部分落在这些电子上，落在耗尽层束缚电子上的电力线数目就有所减少。耗尽层电容将增大。两个电容串联后，C将增加。当Vgs足够大时，反型层中的电子浓度已大到能起到屏蔽作用，全部的电力线落在电子上。这时，反型层中的电子将成为一种镜面反射，感应全部负电荷，于是，C = Cox 。电容曲线出现了凹谷形，如图6.2 。 必须指出，上述讨论未考虑到反型

10、层中的电子是哪里来的。若该MOS电容是一个孤立的电容，这些电子只能依靠共价键的分解来提供，它是一个慢过程。,MOS电容测量,若测量电容的方法是逐点测量法一种慢进程，那么将测量到这种凹谷曲线。,图 5.2,MOS电容凹谷特性测量,若测量电容采用高频方法，譬如，扫频方法，电压变化很快。共价键就来不及瓦解，反型层就无法及时形成，于是，电容曲线就回到Cox值。 然而，在大部分场合，MOS电容与n+区接在一起，有大量的电子来源，反型层可以很快形成，故不论测量频率多高，电压变化多快，电容曲线都呈凹谷形。,5.1.3 MOS电容的计算,MOS电容C仅仅是栅极对衬底的电容，不是外电路中可以观察的电容Cg， C

11、s 和Cd。MOS电容C对Cg，Cd有所贡献。在源极和衬底之间有结电容Csb，在漏极和衬底之间也有结电容Cdb。 另外，源极耗尽区、漏极 耗尽区都渗进到栅极下面的 区域。又，栅极与漏极扩散 区，栅极与源极扩散区都存 在着某些交迭，故客观上存 在着Cgs和Cgd。当然，引出 线之间还有杂散电容，可 以计入Cgs和Cgd。,图 5.3,Cg、Cd的值还与所加的电压有关: 1）若VgsVT，沟道建立，MOS管导通。MOS电容是变化的，呈凹谷状，从Cox下降到最低点，又回到Cox。这时，MOS电容C对Cg，Cd都有贡献，它们的分配取决于MOS管的工作状态。,MOS电容的计算,MOS电容的计算,若处于非

12、饱和状态，则按1/3与2/3分配，即 Cg = Cgs + 2/3C Cd = Cdb +1/3C 那是因为在非饱和状态下，与栅极电荷成比例的沟道电流为 由Vgs和Vds的系数可知栅极电压Vgs对栅极电荷的影响力，与漏极电压Vds对栅极电荷的影响力为2:1的关系，故贡献将分别为 2/3与1/3,MOS电容的计算(续),若处于饱和状态，则 表明沟道电荷已与Vds无关，沟道已夹断。那么， Cg = Cgs + 2/3 C， Cd = Cdb + 0 在饱和状态下，沟道长度受到Vds的调制，L变小,MOS电容的计算(续),当Vds增加时，L增大，Ids增加，那是因为载流子速度增加了，它与C的分配无关

13、。然而，L的增大使得漏极耗尽层宽度有所增加，增大了结电容。故， Cg = Cgs + 2/3C Cd = Cdb + 0 + Cdb,深亚微米CMOS IC工艺的寄生电容(数据),Cap.N+Act.P+Act.PolyM1M2M3Units Area (sub.)5269378325108aF/um2 Area (poly)541811aF/um2 Area (M1)46 17aF/um2 Area (M2)49aF/um2 Area (N+act.)3599aF/um2 Area (P+act.)3415aF/um2 Fringe (sub.)249261aF/um,深亚微米CMOS IC

14、工艺的寄生电容(图示),Cross view of parasitic capacitor of TSMC_0.35um CMOS technology,5.2 MOSFET的阈值电压VT,阈值电压是MOS器件的一个重要参数。按MOS沟道随栅压正向和负向增加而形成或消失的机理，存在着两种类型的MOS器件： 耗尽型(Depletion)：沟道在Vgs=0时已经存在。当Vgs“负”到一定程度时截止。一般情况，这类器件用作负载。 增强型(Enhancement)：在正常情况下它是截止的，只有当Vgs“正”到一定程度，才会导通，故用作开关。,VT的组成,概念上讲, VT就是将栅极下面的Si表面从P型S

15、i变为N型Si所必要的电压。它由两个分量组成, 即: VT= Us+ Vox Us : Si表面电位; Vox: SiO2层上的压降。,图 5.5,1. Us 的计算,将栅极下面的Si表面从P/N型Si变为N/P型Si所必要的电压Us 与衬底浓度Na有关。 在半导体理论中，P型半导体的费米能级是靠近满带的，而N型半导体的费米能级则是靠近导带的。要想把P型变为N型，外加电压必须补偿这两个费米能级之差。 所以有:,图 5.4,2. Vox的计算,Vox根据右图从金属到氧化物到Si衬底Xm处的电场分布曲线导出:,VT的理想计算公式,在工艺环境确定后，MOS管的阈值电压VT主要决定于： 1. 衬底的掺

16、杂浓度Na。 2. Cox,5.3 MOSFET的体效应,前面的推导都假设源极和衬底都接地，认为Vgs是加在栅极与衬底之间的。实际上，在许多场合，源极与衬底并不连接在一起。通常，衬底是接地的，但源极未必接地,源极不接地时对VT值的影响称为体效应(Body Effect)。,图 5.6,图5.7 某一CMOS工艺条件下，NMOS阈值电压随源极-衬底电压的变化曲线,5.4 MOSFET的温度特性,MOSFET的温度特性主要来源于沟道中载流子的迁移率 和阈值电压VT随温度的变化。 载流子的迁移率随温度变化的基本特征是： T 由于 所以， T gm 阈值电压VT的绝对值同样是随温度的升高而减小： T

17、VT VT(T) (2 4) mV/C VT的变化与衬底的杂质浓度Ni和氧化层的厚度tox有关 (Ni , tox) VT(T) ,5.5 MOSFET的噪声,MOSFET的噪声来源主要由两部分： 热噪声(thermal noise) 闪烁噪声(flicker noise，1/f-noise),MOSFET的噪声(续),热噪声是由沟道内载流子的无规则热运动造成 的，通过沟道电阻生成热噪声电压 veg(T，t)，其等效电压值可近似表达为 f为所研究的频带宽度, T是绝对温度. 设MOS模拟电路工作在饱和区, gm可写为 所以， 结论：增加MOS的栅宽和偏置电流，可减小器件的热噪声。,闪烁噪声(f

18、licker noise，1/f -noise)的形成机理： 沟道处SiO2与Si界面上电子的充放电而引起。 闪烁噪声的等效电压值可表达为 K2是一个系数，典型值为31024V2F/Hz。 因为 1，所以闪烁噪声被称之为1/f 噪声。 电路设计时，增加栅长W，可降低闪烁噪声。,MOSFET的噪声(续),两点重要说明： 1. 有源器件的噪声特性对于小信号放大器和振荡器等模拟电路的设计是至关重要的； 2. 所有FET(MOSFET, MESFET等)的1/f 噪声都高出相应的BJT的1/f 噪声约10倍。这一特征在考虑振荡器电路方案时必须要给予重视。,MOSFET的噪声(续),5.6 MOSFET

19、尺寸按比例缩小(Scaling-down),MOSFET尺寸缩小对器件性能的影响,MOSFET特性： 非饱和区 饱和区,结论1：L Ids tox Ids L + tox Ids 减小L和tox引起MOSFET的电流控制能力提高 结论2：W Ids P 减小W引起MOSFET的电流控制能力和输出功率减小 结论3：( L + tox+W)Ids=C AMOS 同时减小L，tox和W， 可保持Ids不变，但导致 器件占用面积减小，电路集成度提高。 总结论：缩小MOSFET尺寸是VLSI发展的总趋势！,MOSFET尺寸缩小对器件性能的影响,减小L引起的问题： LVds=C (Ech，Vdsmax)

20、即在VdsVdsmax=VDD不变的情况下，减小L将导致击穿电压降低。 解决方案：减小L的同时降低电源电压VDD。 降低电源电压的关键：降低开启电压VT,MOSFET尺寸缩小对器件性能的影响,图 5.8,栅长、阈值电压、与电源电压,L(m)1020.50.350.18 VT(V) 7-9 410.60.4 VDD(V) 201253.31.8,VT的功能与降低VT的措施 VT的功能： 1) 在栅极下面的Si区域中形成反型层； 2) 克服 SiO2介质上的压降。 降低VT的措施： 1) 降低衬底中的杂质浓度，采用高电阻率的衬底; 2) 减小SiO2介质的厚度 tox。 (两项措施都是工艺方面的问

21、题),MOSFET的跨导gm和输出电导gds,根据MOSFET的跨导 gm的定义为： MOSFET I-V特性求得： MOSFET的优值: L0,MOSFET的动态特性和尺寸缩小的影响,MOSFET电路等效于一个含有受控源Ids的RC网络。 Ids：Ids(Vgs) R：Ids(Vds)，Rmetal，Rpoly-Si，Rdiff C：Cgs，Cgd，Cds，Cgb，Csb，Cdb，Cmm，Cmb Cg = Cgs+Cgd+ Cgb , 关键电容值,MOSFET的动态特性，亦即速度，取决于RC网络的充放电的快慢，进而取决于 电流源Ids的驱动能力，跨导的大小， RC时间常数的大小， 充放电的电

22、压范围，即电源电压的高低。,MOSFET的动态特性和尺寸缩小的影响,MOSFET 的速度可以用单级非门(反相器)的时延 D来表征 Scaling-down( L,W, tox, VDD) 对MOSFET 速度的影响： (L，W， tox)Ids D 基本不变, 但是 VDD 结论：器件尺寸连同VDD同步缩小，器件的速度提高。,MOSFET的动态特性和尺寸缩小的影响,MOSFET尺寸按比例缩小的三种方案,1)恒电场(constant electrical field) 2)恒电压(constant voltage) 3)准恒电压(Quasi-constant voltage),Scaling-d

23、own的三种方案(续),采用恒电场CE缩减方案, 缩减因子为(1)时, 电路指标变化。,Scaling-down的三种方案(续),MOSFET特征尺寸按(1)缩减的众多优点： 电路密度增加2倍 VLSI, ULSI 功耗降低2倍 器件时延降低倍 器件速率提高倍 线路上的延迟不变 优值增加2倍 这就是为什么人们把MOS工艺的特征尺寸做得一小再小，使得MOS电路规模越来越大，MOS电路速率越来越高的重要原因。,5.7 MOS器件的二阶效应,随着MOS工艺向着亚微米、深亚微米的方向发展，采用简化的、只考虑一阶效应的MOS器件模型来进行电路模拟，已经不能满足精度要求。此时必须考虑二阶效应。 二阶效应出

24、于两种原因： 1) 当器件尺寸缩小时，电源电压还得保持为5V，于是，平均电场强度增加了，引起了许多二次效应。 2) 当管子尺寸很小时，这些小管子的边缘相互靠在一起，产生了非理想电场，也严重地影响了它们的特性。 下面具体讨论二阶效应在各方面的表现。,5.7.1 L和W的变化,在一阶理论的设计方法中，总认为L、W是同步缩减的，是可以严格控制的。事实并非如此，真正器件中的L、W并不是原先版图上所定义的L、W。原因之一在于制造误差，如右图所示；原因之二是L、W定义本身就不确切，不符合实际情况。,图 5.9,L和W的变化(续),通常，在IC中各晶体管之间是由场氧化区（field oxide）来隔离的。在

25、版图中，凡是没有管子的地方，一般都是场区。场是由一层很厚的SiO2形成的。多晶硅或铝线在场氧化区上面穿过，会不会产生寄生MOS管呢？不会的。因为MOS管的开启电压为， 对于IC中的MOS管，SiO2层很薄，Cox较大，VT较小。对于场区，SiO2层很厚，Cox很小，电容上的压降很大，使得这个场区的寄生MOS管的开启电压远远大于电源电压，即VTFVDD。这里寄生的MOS管永远不会打开，不能形成MOS管(如图5.9b)。,另外，人们又在氧化区的下面注入称为场注入区（field implant）的P+ 区，如下图所示。这样，在氧化区下面衬底的 Na值 较大，也提高了寄生 MOS 管的开启电压。同时，这个注入区也用来控制表面的