《微电子学概论》--Chap05

1、第 五 章集成电路设计,集成电路设计与制造的主要流程框架,集成电路的设计过程： 设计创意 + 仿真验证,设计业,引 言,半导体器件物理基础：包括PN结的物理机制、双极管、MOS管的工作原理等 器件 小规模电路 大规模电路 超大规模电路 甚大规模电路 电路的制备工艺：光刻、刻蚀、氧化、离子注入、扩散、化学气相淀积、金属蒸发或溅射、封装等工序 集成电路设计：另一重要环节，最能反映人的能动性 结合具体的电路，具体的系统，设计出各种各样的电路,掌握正确的设计方法，可以以不变应万变，随着电路规模的增大，计算机辅助设计手段在集成电路设计中起着越来越重要的作用,什么是集成电路？(相对分立器件组成的电路而言)

2、 把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进行封装，电路与外部的连接靠引脚完成。 什么是集成电路设计？ 根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。,设计的基本过程 （举例） 功能设计 逻辑和电路设计 版图设计 集成电路设计的最终输出是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。 设计与制备之间的接口：版图,主要内容,IC设计特点及设计信息描述 典型设计流程 典型的布图设计方法及可测性设计技术

3、,5.1 设计特点和设计信息描述,一、 设计特点(与分立电路相比) 1. 对设计正确性提出更为严格的要求 设计的正确性是IC设计中最基本的要求。IC设计一旦完成并送交制造厂生产后，再发现有错误，就需要重新制版、重新流片，这会造成巨大的损失。因此，要保证100的设计正确性。 2. 测试问题 集成电路外引出端的数目不可能与芯片内器件的数目同步增加，这就增加了从外引出端检测内部电路功能的困难，兼之内部功能的复杂性，在进行集成电路设计时，必须采用便于检测的电路结构，并需要对电路的自检功能进行考虑。,3. 版图设计：布局布线 布局、布线等版图设计过程是集成电路设计中所特有的。只有最终生成设计版图，通过制

4、作掩膜版、工艺流片，才能真正实现集成电路的各种功能。而布局、布线也是决定电路性能与芯片面积的主要因素之一，对高速电路和低功耗电路尤为如此。 4. 分层分级设计(Hierarchical design)和模块化设计 高度复杂电路系统的要求 什么是分层分级设计？,集成电路在一个芯片上集成了数以万计的器件，这些器件既要求相互隔离又要求按一定功能相互连接，而且，还需要考虑设计提出、设计验证及设计实现过程中所包含的各方面因素。因此，无论是功能设计、逻辑与电路设计还是版图设计，都不可能把几十万个以上的器件作为一个层次来处理，必须采用分层分级设计和模块化设计 将一个复杂的集成电路系统的设计问题分解为复杂性较

5、低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。 一般来说，级别越高，抽象程度越高；级别越低，细节越具体。,从层次和域表示分层分级设计思想,域：行为域：集成电路的功能 结构域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物理特性的具体实现 层次：系统级、算法级、寄存器传输级(也称RTL级)、 逻辑级与电路级,从层次和域方面表示的电路的分层分级设计,5. 设计过程计算机化 计算机在集成电路设计中的作用是不可取代的。如果说集成电路在最初发展阶段可以用手工进行设

6、计的话。那麽，随着电路规模和电路复杂度的增大，如今集成电路设计离开计算机辅助设计是无法实现的。 目前，实际上计算机辅助设计软件及工具几乎渗透了VLSI设计的各个步骤中，这些软件除了工艺和器件模拟软件外，通常我们称之为EDA软件： 工艺模拟(TSUPREM-IV)、器件模拟(Medici)、 电路模拟(HSPICE/PSPICE/SMARTSPICE)、 逻辑验证(Verilog/VHDL、formal Check)、 版图验证及参数提取(Dracula/Diva、Calibre、Herculesa、StarRCXT)、 布局/布线工具(Silicon Ensemble、Apollo、Astro

7、)、 综合工具(Design Compiler、Ambit、Synplicicy、LEONARDO)、 计算机辅助设计(Cadence IC、Synopsys、MentorGraphic)、 版图编辑生成(Virtuso、Ledit)、.。 EDA软件除了IC设计软件外，还包括系统设计和PCB设计的软件。,二、设计信息描述,举例：x=ab+ab；CMOS与非门；CMOS反相器版图,集成电路设计信息的描述主要有图形描述和语言描述等方式。见下表,什么是版图？一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。 版图与所采用的制备工艺紧密相关,层次化、结构化设计,假设要设

8、计一个4位加法器，不同的设计域和不同的设计层次有不同的设计描述 1。 行为描述： 行为描述可以用布尔方程，输入输出值表，也可用标准的高级计算机语言或特殊的硬件描述语言（HDL）写成算法，后者包括VHDL、Verilog。 在行为域中有许多抽象的级别，包括算法、RTL和布尔方程式等。随着这些级别的降低，越来越多的有关具体实现的信息变得明显起来。,算法级： s=a+b; RTL级： Si=(aibi)ci Ci+1=aibi + ci(ai+bi) i=0, 1, 2, 3,使用verilog语言： module add4(a, b, c, s, co); input 3:0 a, b; inpu

9、t c; output 3:0 s; reg 3:0 s; output co; reg 1:0 i; reg 4:0 carry; always(a or b or carry) begin carry0=c; for(i=0;i=3;i=i+1) begin si=aibicarryi; carryi+1=ai endmodule,2。结构描述： 一个结构描述说明的是元件是如何连接起来完成某一功能（或指定的行为）。通常这种描述就是模块的列表和它们的连接关系。 在结构域，抽象层次包括模块级、门级、开关级和电路级，从高到低逐级展示更多的实现细节。,4位加法器的结构描述：,一位加法器结构图,与非

10、门的晶体管级结构图,结构描述的层次关系：,物理描述： 一个电路的物理描述是用来说明怎样构造详细的元件来产生所要求的结构，完成所要求的功能的。在IC工艺中，物理描述的最低层次是光刻的掩膜信息，也就是各种不同层的版图，它是制造过程中各种工艺步骤所需要的。,4位加法器的物理描述,A,Out,GND,B,In,Out,GND,2输入与非门版图,反相器版图,4位加法器的物理描述,一位全加器标准单元版图,4位加法器的物理描述,5.2 设计流程,理想的设计流程(自顶向下：TOP-DOWN）主要包括三个阶段：系统功能设计，逻辑和电路设计，版图设计,理想的集成电路设计流程,如图是一种理想情况的设计流程图，由于缺

11、少有效的EDA（Electronic Design Automatic)工具，这种技术至今难以真正付诸实现。目前的硅编译器（silicon compiler）是设计自动化程度较高的一种设计技术。 (可从算法级、RTL级向下，直接得到掩膜版图），但真正实用的硅编译器还很少。,实际的分层分级设计流程,典型的实际设计流程,需要较多的人工干预 某些设计阶段无自动设计软件，通过模拟分析软件来完成设计 各级设计需要验证,1、系统功能设计（最高层级设计） 目标：实现系统功能，满足基本性能要求 过程：功能块划分，RTL级描述，行为仿真 功能块划分(人为，极富经验性) RTL（寄存器传输级）描述（RTL级VHD

12、L、Verilog、 C/C+、Matlab、Verilog-AMS、SystemC等) RTL级行为仿真：总体功能和时序是否正确（各种语言仿真器、SPW、CoCentric等）,功能块划分原则： 既要使功能块之间的连线尽可能地少，接口清晰，又要求功能块规模合理，便于各个功能块各自独立设计。同时在功能块最大规模的选择时要考虑设计软件可处理的设计级别,算法级：包含算法级综合：将算法级描述转换到 RTL级描述 综 合： 通过附加一定的约束条件从高一级设 计层次直接转换到低一级设计层次的过程 逻辑级：较小规模电路,实际设计流程,系统功能设计 输出：语言或功能图 软件支持：多目标多约束条件优化问题 无

13、自动设计软件 仿真软件：VHDL/Verilog仿真器，SystemC仿真器，C/C+，Matlab,2、逻辑和电路设计 概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路结构； 输出：RTL描述、逻辑电路图、网表等； 一般分数字电路和模拟电路设计； 不同的电路、不同的工艺条件所采用的设计流程会各不相同； 过程： A.数字电路：RTL级描述 逻辑综合(Synopsys,Ambit) 逻辑网表 逻辑模拟与验证，时序分析和优化 难以综合的：人工设计后进行原理图输入，再进行 逻辑模拟,数字电路设计流程:,Verilog-XL NC-Verilog Modelsim ActiveHDL

14、 VCS VSS,Design Compiler、 Ambit、 Leonardo、 Synplicity、 Physical Compiler,STA(Static Timing Analyze),电路实现(包括满足电路性能要求的电路结构和元件参数)： 调用单元库完成； 没有单元库支持：对各单元进行电路设计，通过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复修改器件参数，直到获得满意的结果。由此可形成用户自己的单元库； 单元库：一组单元电路的集合； 经过优化设计、并通过设计规则检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适合于工艺制备，可达到最大的成

15、品率。 单元库由厂家(Foundary)提供，也可由用户自行建立。,B. 模拟电路：尚无良好的综合软件 RTL级仿真通过后，根据设计经验进行电路设计 原理图输入 电路模拟与验证 模拟单元库 原理图输入工具：Composer(Cadence)、 ViewDraw(ViewLogic)、Sedit(Tanner)、 电路模拟工具：Hspice(Avanti/Synopsys)、 Spectre/Pspice(Cadence)、SmartSpice(Silvaco)、StarSim/Nanosim(Synopsys),逻辑和电路设计的输出：网表（元件及其连接关系）或逻辑图、电路图。 软件支持：原理图

16、软件、逻辑综合、逻辑模拟、电路模拟、时序分析等软件 (EDA软件系统中已集成)。 全球著名的EDA软件Vender： Cadence Synopsys(Avanti) Mentor Graphic(Innoveda) Magma、Synplify、Aldec、Silvaco、Tanner、Novas等 国内EDA软件：Panda(华大)、北理工的VHDL仿真器； FPGA厂商提供的EDA软件： Xilinx公司：ISE系列 Altera公司：Quartus II系列,3. 版图设计 概念：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图， IC设计的最终输出。 什么是版图？一

17、组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示，对应于光刻的掩膜版。 版图与所采用的制备工艺紧密相关,版图设计过程：由底向上过程 主要是布局布线过程 布局：将模块安置在芯片的适当位置，满足一定目标函数。对级别最低的功能块，是指根据连接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的位置，使芯片面积尽量小。 布线：根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分之百完成连线。布线均匀，优化连线长度、保证布通率。,版图设计过程: 大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor plannin

18、g)工具 布局布线工具（place速度较低；功耗较大。,4. 门海技术,门海设计技术：一对不共栅的P管和N管组成的基本单元铺满整个芯片，布线通道不确定（可将基本单元链改成无用器件区走线），宏单元连线在无用器件区上进行 提出了“无通道”概念的门海结构，单元四周均可布线，而且布线通道可调 门利用率高，集成密度大，布线灵活，保证布线布通率 仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用,门海(Sea-of-Gate),随机逻辑,Memory Subsystem,LSI Logic LEA300K (0.6 mm CMOS),基本单元,5. 设计方法,激光扫描阵列：特殊的门阵列设计

19、方法 对于一个特殊结构的门阵列母片，片上晶体管和逻辑门之间都有电学连接，用专门的激光扫描光刻设备切断不需要连接处的连线，实现ASIC(专用途集成电路)功能。 只需一步刻铝工艺，加工周期短； 采用激光扫描曝光，省去了常规门阵列方法中的制版工艺。但制备时间较长。 一般用于小批量(2002000块)ASIC的制造,二、标准单元设计方法（SC方法）1. 标准单元设计方法,一种库单元设计方法，属基于单元的布图方法 需要全套掩膜版：定制方法 概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路 芯片

20、布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。,一种典型的标准单元阵列的版图布局,标准单元库：标准单元库中的单元是用人工优化设计的，力求达到最小的面积和最好的性能，完成设计规则检查和电学验证 描述电路单元在不同层级的属性的一组数据 逻辑符号（L）：单元名称与符号、I/O端：用于逻辑图 功能描述 电路结构、电学指标 拓扑版图（O）：拓扑单元名、单元宽度高度、I/O位置及名称 掩膜版图（A） 举例： 不同设计阶段调用不同描述,单元名称与符号、I/O端,拓扑单元名、单元宽度高度、I/O位置及名称,标准单元库主要包括

21、 与非门、或非门、触发器、锁存器、移位寄存器 加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元 模拟单元模块：振荡器、比较器等 同一功能的单元有几种不同的类型，视应用不同选择。例如，反相器可以有输出级、输入级、缓冲级，输出级的反相器需要考虑驱动，而输入级则不需要作此考虑。,2. 标准单元设计,基本排列形式：双边I/O、单边I/O、连线单元（单层布线中用得较多、跨单元连线）,走线： 电源和地线一般要求从单元左右边进出，信号端从上下进出。可以在单元内部或单元边界 电源线可以放在单元外，在布线通道内，便于根据单元功率要求调整宽度，从各单元引出端口 电源线水平金属线，信号线用第二层金属或垂

22、直多晶硅线，单元内部连线用第一层金属和多晶硅， 单元之间连线在走线通道内,单元拼接 保证阱区能 连接上 单元高度：器件宽度，（考虑最小延迟，最省面积，足够高度以保证电源线、地线、单元内部连线）,SC方法设计流程与门阵列类似,SC方法设计流程与门阵列类似 SC方法特点： 需要全套掩膜版，属于定制设计方法 门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距 标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大 较高的芯片利用率和连线布通率 依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时 适用于中批量或者小批量但是性能要求较高的芯片设计,SC方法目前已经成

23、为当今ASIC设计应用最广泛的设计方法；Why？ 1. SC方法可以100%充分利用硅片的面积，100%的利用I/O Pad； 2. SC方法可以兼顾电路的性能，布局布线的自由度很大； 3. 由于Foundry可以为其客户提供高质量的标准单元库，因此建库对于设计者来说已经不是一个很大的问题。,3. 积木块设计方法： BBL方法（通用单元设计方法）,布图特点：任意形状的单元（一般为矩形或“L”型）、任意位置、无布线通道( 根据需要分配) BBL单元：单元规模一般比SC单元大，如较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等），单元可以用GA、SC、PLD或全定制方法设计，设计好的单元

24、存入库内,设计过程：可以基于Foundry提供的单元库，更提倡用自己的单元库 平面布置：影响延迟的单元靠近安放 软件预估性能 详细布图 后仿真,BBL方法特点：较大的设计自由度，可以在版图和性能上得到最佳的优化 布图算法发展中：通道不规则，连线端口在单元四周，位置不规则,积木块设计方法： BBL方法,三、可编程逻辑器件设计方法（PLD方法）,概念：用户通过生产商提供的通用器件自行进行现场编程和制造，或者通过对与或矩阵进行掩膜编程，得到所需的专用集成电路 编程方式： 现场编程：采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需要微电子工艺，利用相应的开发工具就可完成设计，有些PLD可多

25、次擦除，易于系统和电路设计。 掩膜编程：通过设计掩膜版图来实现所需的电路功能，但由于可编程逻辑器件的规则结构，设计及验证比较容易实现。,可编程逻辑器件分类 ROM、EPROM、EEPROM、PLA、PAL、GAL 1。 可编程逻辑阵列（PLA）：实现数字逻辑 基本思想：组合逻辑可以转换成与-或逻辑，由输入变量组成“与”矩阵，并将其输出馈入到“或”矩阵，设计人员通过对与或矩阵进行编程处理，得到所需要的逻辑功能。 基本结构：,PLA基本结构,将“与”矩阵或“或”矩阵的格点上是否有晶体管作为选择，编程出任意逻辑。采用不规则的晶体管位置实现一定的逻辑，但晶体管可能的位置是规则的，晶体管的选择可以通过对

26、PLA器件的电编程实现，如：如果PLA格点上MOS管的栅极用熔丝连接，对不需要MOS管的位置通以较大的脉冲电流，将熔丝熔断，则该格点不连通，从而实现编程。,PLA结构,PLA的内部结构在简单PLD中有最高的灵活性。 PLA处理逻辑功能较灵活，但比较浪费，编程工具花费也大,举例： 尽量采用“或非”门,2X4X2 PLA的电路结构（其中箭头代表接地）,2. 可编程阵列逻辑(PAL)和通用阵列逻辑(GAL),PAL：固定或矩阵（馈入“或”门八个输入端即可满足逻辑组合要求），可编与矩阵（输入项可增多） 结构简化、工艺简单 现场编程,一次编程(熔丝工艺) 不同输出结构选用不同的PAL器件, 例如可编程I

27、/O组合型、有寄存器反馈的寄存器型,GAL：逻辑阵列结构与PAL类似，固定或矩阵： 浮栅工艺：控制栅上施加足够高的电压且漏端接地时，浮栅上将存储负电荷，当控制栅接地而漏端加适当的正电压时，浮栅将放电，实现了电编程；具有不挥发性，掉电后不用重新编程 提高可编程速度和器件速度 电擦写，可重复编程，不需要窗口式的封装 输出逻辑单元有一些考虑：可编程可重新配置，可适应不同系统需要 具有安全保护单元,外界无法从器件中读出二进制编程编码 编程方式：现场编程,PLA、PAL、GAL的设计流程： 功能、逻辑设计 网表 编程文件 PLD器件 设计周期短，设计效率高，有些可多次擦除，适合新产品开发,编程软件,硬件

28、编程器,PAL 和GAL的器件密度较低，几百门 近年来出现高密度可编程逻辑器件HDPLD、 系统内编程逻辑器件IS-PLD Lattice的 pLSI1000,2000,3000系列，14000门 HDPLD： 集总布线区（GRP：global routing pool）：用于内部逻辑连接 四周通用逻辑块（GLB）、 输出布线区（ORP：GLB输出 与管脚之间互连）输入总线IB 可实现高速控制器等， DSP、数据加密等子系统,系统内编程逻辑器件IS-PLD（in system-programmable logic device ）：带串行接口及使能端（用作串口或正常信号端） 串行口：数据输入、

29、数据输出、时钟、模式选择 具有GAL和HDPLD的可编程、再配置功能 可编程、再配置在系统内或PCB板上进行 消除管脚多次弯曲 易于进行电路版级测试 一块电路板有不同功能：硬件软件化,四、现场可编程门阵列(FPGA)（逻辑单元阵列）,集成度高，使用灵活，引脚数多(可多达100多条)，可以实现更为复杂的逻辑功能 不是与或结构，以可配置逻辑功能块（configurable logic block）排成阵列，功能块间为互连区，输入/输出功能块IOB 可编程的内部连线：特殊设计的通导晶体管和可编程的开关矩阵 CLB、IOB的配置及内连编程通过存储器单元阵列实现 结构 逻辑单元阵列结构（LCA） 可配置

30、的逻辑块（CLB）、I/O功能块（IOB）、互连区 复合PLD结构（CPLD）：PLD逻辑块和互连区,FPGA结构原理图,内部结构称为LCA（Logic Cell Array）由三个部分组成： 可编程逻辑块（CLB） 可编程输入输出模块（IOB） 可编程内部连线（PIC）,CLB包含多 个逻辑单元,PIC,IOB,不是与或结构，以可配置逻辑功能块（configurable logic block）排成阵列，功能块间为互连区，四周为输入/输出功能块IOB,可编程的内部连线：特殊设计的通导晶体管和可编程的开关矩阵,LCA结构示意图,CLB、IOB的配置及内连编程通过存储器单元阵列实现,逻辑单元内部

31、结构,查找表的基本原理,N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式,查找表的基本原理,N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多于输入的查找表采用多个逻辑块级连的方式,CPLD内部结构（Altera的MAX7000S系列）,逻辑阵列模块,I/O单元,连线资源,逻辑阵列模块中包含多个宏单元,宏单元内部结构,乘积项逻辑阵列,乘积项选择矩阵,可编程 触发器,如何实现功能？,存储器单元阵列中装入配置程序 存储器单元阵列中各单元状态 控制CLB的可选配置端、多路选择端 控制IOB的可选配置端 控制通导晶体管的状态和开关矩阵的连

32、接关系,被控制端或互连点与存储器单元一一对应,LCA结构FPGA的设计流程：软件开发系统XACT,现场编程 XILINX：用SRAM存储内容控制互连：允许修改 配置程序 存储器单元阵列中各单元状态控制CLB的可选配置端、多路选择端 控制IOB的可选配置端 控制通导晶体管的状态和开关矩阵的连接关系 ACTEL：可熔通的点，不可逆，易于保密 适用：200块以下的原型设计,PLD和FPGA设计方法的特点 现场编程： 功能、逻辑设计 网表 编程文件 PLD器件 掩膜编程：PLA版图自动生成系统，可以从网表直接得到掩膜版图 设计周期短，设计效率高，有些可多次擦除，适合新产品开发,编程软件,硬件编程器,F

33、PGA与CPLD的区别(1),FPGA与CPLD的区别(2),FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。 CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。,FPGA与CPLD的区别(3),FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。 CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。,FPGA与CPLD的区

34、别(4),FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。 CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。,FPGA与CPLD的区别(5),FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除

35、了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。,大的PLD生产厂家, 最大的PLD供应商之一 FPGA的发明者，最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品，熔丝技术,FPGA的转换,FPGA转换到门阵列，降低价钱 网表转换，用布局布线后提出的网表及库单元映射 时序一致性 门阵列芯片的可测性（FPGA母片经过厂家严格测试） 管脚的兼容性 多片FPGA向单片门阵列转换,5.5 布图方法的比较,A:全定制法，B:符号法 C:标准单元法D:积木块法，E:门阵列法，F:掩膜编程PLA法 G:现场编程PLA法 H:FPGA法 I:激光扫描阵列 J:硅编译法,兼容设计方法,不同的设计方法有各自的优势，如果把它们优化组合起来，则有望设计出性能良好的电路。 以微处理器为例 数据逻辑：位片式或阵列结构网络，图形重复多：BBL方法，ALU、移位器、寄存器等作为单元进行人工全定制设计 随机控制逻辑：差别较大，SC或PLA方法实现 存储器：ROM或RAM实现,数据逻辑、控制逻辑、存储器管理、外部总线控制及时钟等顶层功能块及相应子功能块,兼容设计过程,5.6 可测性设计技术,什么是集成电路测试？对制造出的电路进行功能和性能检测，检测并定位出电路的故障，用尽可能短的时间挑选出合格芯片。 集成电路测试的特殊性 P