7段数码管控制引脚

1、EDA技术综合设计课程设计报告报告标题：柜台7段数码管控制介面技术作者所在的部门：作者所在的领域：作者所属的班级：作者姓名：作者学号：讲师名称：完成时间：内容摘要培养熟悉VHDL语言基本知识，熟练使用VHDL语言编写程序，将实践下载到硬件上，培养使用集成电路设计的能力，开发提供文档资料的习惯和规范编程的思想。(威廉莎士比亚、Northern Exposure(美国电视电视剧)、绘画)使用VHDL语言设计7段数码管控制针，并在时钟信号的控制下动态刷新6位数字管道，显示十进制计数器及其舍入、十二进制柜台、4位二进制可逆柜台和60进制计数器的计数结果。在牙齿期间，seltime拆分器必须动态地将数字

2、管道分配给每个计数器，并指示数字的变化。关键字：VHDL语言编程7段数码管控制针筹码目录概述.1两种茄子方案的设计和论证.。1三单元电路设计与参数计算.13.1数码管解码器.13.2十进制柜台.23.3 60进制柜台.33.4 4位二进制可逆柜台.53.5小时数据扫描分时选择模块.63.6顶级档案.84个一般线路图.95设备编程和下载.96茄子性能测试和分析(围绕设计要求的各种指标执行).107种实验设备.108次经验.。109工具书.10课程设计任务表作业名字7级数码管控制销完成时间2011.12.12地图教师胡辉职称副教授学生名字张中班级B09212总体设计要求和技术要点本课程的学习将使学

3、生掌握所有领域的知识，包括可编程部件、EDA开发系统软件、硬件说明语言、电子线路设计和技术培训。提高工程学科实践能力。学习应用EDA技术解决简单的电子设计问题。具体要求：1.设计了全音7段数码管控制接口，根据硬件时钟电路输出1S时钟信号，并显示2、3、4所需的计数器。2.设计允许输入、舍入输出和同步0的增量十进制计数器。3.输入和同步0设计可牙齿的60进制同步附加计数器。设计4位二进制可逆计数器。工作内容和调度第16周：星期一、星期二：输入、编译、模拟设计项目星期三：下载设备编程并验证硬件星期四：接受和总结结果星期五：编写课程设计摘要报告课程设计成果将编写的程序下载到实验箱中，根据数码管编写的

4、程序显示正确的结果，并确保实验成功。一、概述设计了全音7段数码管控制接口，根据硬件时钟电路输出1S时钟信号。允许输入、舍入输出和同步0的附加十进制计数器。有60进制同步附加计数器和4位二进制可逆计数器，可以输入和同步0。要求：在时钟信号的控制下，动态刷新6位数字管以显示上述柜台数结果。二、节目设计和演示首先，VHDL语言编写基本文件和3个柜台程序，编写分配器和数码管程序，最后一个用例语句创建顶层文件，分别检查错误后将顶层文件下载到实验框中，并连接导线。完成后，在时钟信号的控制下，6位数码管动态刷新三个计数器的技术结果。三、单元电路设计1.数码管解码器节目Library IEEEuse IEEE

5、 . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；Entity deled is通信端口(num : in STD _ logic _ vector(3 down to 0)；led : out STD _ logic _ vector(6 down to 0)；End deledArchitecture fun of deled is贝金- abcdefgled= 1111110 when num= 0000 else0110000when num=0001else1101101when num=0010e

6、lse1111001when num=0011else0110011when num=0100else1011011when num=0101else1011111when num=0110else1110000when num=0111else1111111when num=1000else1111011when num=1001else1110111when num=1010else0011111when num=1011else1001110when num=1100else0111101when num=1101else1001111when num=1110else1000111 w

7、hen num= 1111End fun电路图2.十进制柜台节目Library IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；实体CNT 10 is通信端口(clk，clr，en : in STD _ logicCo:out std _ logicq : buffer STD _ logic _ vector(3 down to 0)；End cnt10Architecture behave of cnt10 is贝金进程(clk、clr、en)贝金if(en=0)then q=

8、0000 ；Elsif (clk事件和clk=1) thenif(clr=1)then q= 0000 ；elsif(q=9)then q= 0000 ；co=1；else q=q 1；co=0；End ifEnd ifEnd processEnd behave电路图模拟波形图3.60进制柜台节目LIBRARY IEEEUSE IEEE。STD_LOGIC_1164。ALLUSE IEEE。STD_LOGIC_UNSIGNED。ALL实体CNT 60 is通信端口(clk，clr，en : in STD _ logicq : out STD _ logic _ vector(7 down to

9、 0)；END cnt60ARCHITECTURE behave OF cnt60 ISSignal qh，QL : STD _ logic _ vector(3down to 0)；贝金进程(clk、clr、en)贝金IF(en=1)THEN QL= 0000 ；Qh= 0000Elsif (clk事件和clk=1) thenIF(clr=1)THEN QL= 0000 ；Qh= 0000ELSIF(QL=9)THEN QL= 0000 ；IF(qh=5)THEN qh= 0000 ；ELSE qh=qh 1；END IFELSE QL=QL 1；END IFEND IFQ=qhqlEND

10、PROCESSEND behave电路图波形图4位二进制可逆柜台节目Library IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；实体kn4is通信端口(clk，clr，plus _ sub: in STD _ logicq : buffer STD _ logic _ vector(3 down to 0)；End kn4Architecture behave of kn4 is贝金进程(clk、clr、plus _ sub)贝金If (clk事件和clk=1) thenif(c

11、lr=1)then q= 0000 ；Elsif(plus_sub=1)thenif(q=15)then q= 0000 ；else q=q 1；End ifElsif(plus_sub=0)thenif(q=0)then q= 1111 ；else q=q-1；End ifEnd ifEnd ifEnd processEnd behave电路图波形图5小时数据扫描分时选择模块节目Library IEEEuse IEEE . STD _ logic _ 1164 . all；use IEEE . STD _ logic _ unsigned . all；use IEEE . STD _ logic _ arith . all；Entity seltime is通信端口(clk，reset，ci : in STD _ logicKn4，CNT 10: in STD _ logic _ vector(3down to 0)；CNT 60: in STD _ logic _ vector(7 down to 0)；daout : out STD _ logic _ vector(3 down to 0)；Dp:out