飞思卡尔单片机教学.ppt

1、，第3章MC9S12微控制器内核和片资源，3-1内核结构和针脚3-2内部寄存器3-3堆栈3-4内部存储3-5重置和时钟3-6中断3-7最小系统设计，内容摘要3360，内核结构存储，MC9S12DP256， VSSR:电压曹征模块和I/O供电，分别连接电源和地面，解耦电容，时钟和锁相环和相关针，EXTAL，XTAL:连接外部振荡器RESET:连接外部重置，低水平有效xff牙齿针是能量电压曹征模块(向上拉至VREGEN) 、模式选择和相关针、模式选择和PORTE多路复用测试：保留针、接地XIRQ:未屏蔽中断IRQ:未屏蔽中断、R/W:读取和写入信号、总线数据方向显示LSTRB:在总线模式下选择子字

2、节(奇数地址)TEST、模式选择、地址数据总线、PORTA和PORTB、扩展窄模式地址线连接、扩展宽模式地址线连接、ATD模块和相关针脚、VRH、VRL:请参阅高压和参考低压，通用5V()、VDDA、vssa: a/d模块电源针。AN0-AN7:模拟输入插脚，8通道。创建常规I/O时，只能输入，不能输出。计时器和相关针脚，IOC0-7:输入捕获：外部有效边输出比较捕获：输出宽度脉冲，如果是常规I/O端口，则为通信端口，输入输出，SPI，PWM和相关针脚，2个SPI通信端口MISO:主机输入/从属输出MOSI(I2C:SDA数据针、SCL时钟针)、电源针、*VDD1、2、VSS1、2:内部逻辑供

3、电*VDDPLL、VSSPLL:锁相环供电*-电源电压曹征模块(，)节目柜台PC:存储要运行的以下命令地址：条件代码寄存器CCR:包括5个状态指示灯、2个中断屏蔽位和STOP命令控制位。3-3堆栈，堆栈从高到低生成。SP始终指向最后一个进入堆栈的单字节实际堆栈顶部的堆栈时，调整堆栈指针(SP(SP1)，然后存储数据。当堆栈出现时，如果首先弹出数据，然后修改堆栈顶部(SP(SP1)子节目调用，则节目返回地址将自动堆栈，在中断响应后，除断点地址自动堆栈外，CPU寄存器Y、X、A、B和CCR也将自动堆栈。中断返回命令将自动按与堆叠时相反的顺序堆叠断点地址和CPU寄存器。堆栈区域必须在节目开始时指定给

4、内部RAM区域，即SP初始化。中断堆栈示例：运行80F0美元的程序时的CPU响应中断，SP的内容(堆栈顶部)牙齿为3F00美元时的自动堆栈内容和顺序，返回中断时的自动堆栈内容和顺序，3-4内部内存主内存空间分页闪存，30，16kb，固定闪存，3F美元第16页，每页16K，常规市场定位：$ 4000 $ 7 fff 16K($ 3e)$ c000 $ ff00 16K($ 3f)，内存，请参阅下表。 EEPROM空间分配000 KB 012 KB 104 KB 118 KB，、例如，重置DG128时，MEMSIZ0的值为$13。它有1KB寄存器、2KB EPROM和8KB RAM牙齿。存储容量寄

5、存器，RAM_SW2-RAM_SW0:系统RAM存储空间分配，寄存器区域映射寄存器INITRG，指定内部寄存器区域基本地址的高度5位，最小基本地址为$0000，最大基本地址为$ 7fff(确定D7=0)，使用时通常位于1K，开头为$0000。前256个字节可以直接作为地址(8 bit地址)访问，因此，如果位于其他地方，则可以通过应用扩展地址(16 bit地址代码)进行访问。RAM映射寄存器INITRM，0=ram和内部地址空间底部对齐1=RAM和内部地址空间的最高对齐，9S12DG128具有8K RAM空间，默认为$0000$1FFF，$2000 $，例如，示例：DG128具有2K EEPRO

6、M牙齿。如果为INITEE指定值$09，则EEPROM区域为$0800$0FFF。存储优先级、上述三个茄子寄存器INITRG、INITRM、INITEE负责内部资源重新映射，并且地址分配重叠时，低资源存储分配优先级：高、低、重置3-5和重置时钟，电源重置微控制器自动检测VDD端正跳外部重置将在RESET针脚中添加低电压看门狗重置帮助文档系统在软件飞行后自动重置。重置时钟监视器通过使用内部RC电路满足时钟频率要求。振荡器和时钟电路，EXTAL是外部时钟输入或石英振动放大器的输入XTAL是石英振动放大器的输出，振动电路，注：DG128可以使用串行振动电路和并行振动电路两种茄子连接方式。只能使用9S

7、12X系列微控制器并行振动电路。连接(降低PE7针)、并行(必须提高PE7针)、总共5个时钟初始化寄存器、(1)锁相环控制寄存器(PLLCTL)、锁相环电路允许位1禁止允许位0、时钟监视允许位1禁止允许位0、注意、(2)(3)时钟分频寄存器(REFDV)低4位数有效，有效值015。锁相环生成时钟频率公式：例如，如果选择16MHz的外部结晶，将SYNR设置为2，将REFDV设置为1，则可以使用公式计算PLLCLK48MHz。锁相环频率锁定标志1指示时钟频率稳定和锁相环频率锁定。(4)时钟生成模块的徽标寄存器CRGFLG，注意：有关其馀各位的说明，请参阅教材第49页和第50页。，(5)时钟选择寄存

8、器(CLKSEL)，选择的锁相环1是Bus ClockPLLCLK/2 0是Bus clock clk/2，实时中断标志位1RTI是超时中断，在该位中写入1清除中断标志位。PLL示例，CLKSEL=0 x00/禁止pllpllctl=0xe 1；/PLL允许电路SYNR=2；ref dv=1；/倍增器参数设定PLLCTL=0 X60/时钟监视禁止while:0=(如果crg flg/PLL为时钟/晶振为16M，则PLLCLK=2*16*3/2=48MHz，总线频率为24MHz)/4M/15 * 216=4Hz crg int=0 X80；/中断是每秒约4次中断、监视程序相关寄存器、CP窗口模式

9、位1监视程序重置写操作，在监视程序溢出周期的最后一个四分之一小时内，零重置写操作可能在整个溢出周期内发生。(1) CP控制寄存器(CP CTL)，1 CP和RTI停止运行0 CP和RTI继续，监视程序溢出周期选择位，(2) CP重置寄存器(ARMCTL)先在相应的寄存器(ARMCTL)中写入$55，然后，软件中断(SWI)内部中断源非法命令陷阱内部中断源非屏蔽中断()外部中断源一次性操作机会，打开后不能关闭。除了上述三种茄子类型外，屏蔽型中断，其他是屏蔽型中断。其中是外部中断源，其馀是内部中断源。注意：(1)由每个屏蔽中断(即全局中断屏蔽位，即CCR的I位)控制。第二，每个中断源相关本地控制位。(2)教材55页的表2-8列出了各种中断源、中断量表和优先次序。(。1，中断源，3-6中断系统，边缘触发器允许位0针低级触发器1针下降触发器，2，中断控制相关寄存器，(1)中断允许和方法控制(intcr)，IRQ中断允许位0IRQ针和中断逻辑分离1IRQ，(2)默认值为F2，表示IRQ中断优先级最高。例如，MC9S12DG128是3-7 MC9S12微控制器最低系统硬件设计。时