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文档简介

1,1、锁存器与触发器,锁存器与触发器,锁存器在E的高(低)电平期间对信号敏感,触发器在CP的上升沿(下降沿)对信号敏感,在VerilogHDL中对锁存器与 触发器的描述语句是不同的,2,2、触发器的电路结构,主锁存器与从锁存器结构相同,1）主从结构触发器,TG1和TG4的工作状态相同,TG2和TG3的工作状态相同,3,2）维持阻塞结构触发器,根据 确定触发器的状态,4,3、触发器的逻辑功能,不同逻辑功能的触发器国际逻辑符号,D 触发器,JK 触发器,T 触发器,SR 触发器,5,1）D 触发器,1. 特性表,2. 特性方程,Qn+1 = D,3. 状态图,6,3.状态转换图,2.特性方程,2）JK 触发器,7,例1 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形 如图所示试画出输出端Q的波形。设触发器的初始状态为0。,8,3）T触发器,特性方程,状态转换图,逻辑符号,9,4）T触发器,国际逻辑符号,特性方程,时钟脉冲每作用一次，触发器翻转一次。,10,5）SR 触发器,1. 特性表,2. 特性方程,3. 状态图,

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