verilog7.ppt

1、第七章 仿真测试工具和综合工具,8/17/2020,1,Microelectronics School Xidian University,7.1 数字集成电路设计流程简介,8/17/2020,2,Microelectronics School Xidian University,7.1.1 设计规范 设计规范文件是一个包含功能、定时、硅片面积、功耗、可测性、故障覆盖率以及其它的设计准则的详细说明书。设计规范描述了项目完成的功能，确定设计的总体方案，平衡各个方面的因素，对整个项目有一个初步的规划。在系统设计阶段，根据对设计面积、功耗、I/O和IP使用等情况进行估算，确定所使用的芯片工艺和设计工

2、具。 7.1.2 设计划分 设计划分过程就是把一个复杂设计逐渐划分成较小而且较为简单的功能单元。这样一个过程通常被称为自顶向下的设计方法，或者是分层设计法。,8/17/2020,3,Microelectronics School Xidian University,7.1.3 设计输入 设计输入是指将设计划分阶段定义好的模块借助一定的设计输入手段转换为EDA工具能接受的信息格式。目前主要的设计输入手段有：高级硬件描述语言HDL（Verilog HDL/VHDL）和原理图。HDL语言支持不同层次的描述，不依赖于各个厂家的工艺器件，便于修改。 逻辑输入工具的功能是把逻辑图，状态机，真值表，输入到计

3、算机中，并进行语法、可综合性检查等。目前主流工具有Cadence公司的Composer，Synopsys公司Leda以及UltraEdit，Vim等第三方的编辑工具。,8/17/2020,4,Microelectronics School Xidian University,7.1.4仿真 验证是指通过仿真软件验证其功能是否符合制定的设计规范，这一阶段的验证常被称为功能仿真或行为仿真。 仿真的结果取决于设计描述是否准确反映了设计的物理实现。仿真器不是一个静态工具，需要Stimulus和Response。Stimulus由模拟设计工作环境的testbench 产生，Response为仿真的输出，

4、由设计者确定输出的有效性。 目前，仿真工具比较多，其中Cadence公司的NC-Verilog HDL，Synopsys公司的VCS和Mentor公司的Modelsim都是业界广泛使用的仿真工具。 7.1.5 综合 综合实际上是根据设计功能和实现该设计的约束条件（如面积、速度、功耗和成本等），将设计描述（如HDL文件、原理图等）变换成满足要求的电路设计方案，该方案必须同时满足预期的功能和约束条件。 目前常用的逻辑综合工具有Synopsys公司的Synplify和Design Compiler，Physical Compiler，Cadence公司的RTL Compiler等。,8/17/202

5、0,5,Microelectronics School Xidian University,7.1.6 适配布线 按照特定的工艺要求和约束条件利用适配器进行布局布线，最后生成版图。对于芯片设计来讲，这个过程通常分3步： （1）布局规划。主要是标准单元、I/O Pad和宏单元的布局。 （2）时钟树生成（CTS Clock Tree Synthesis）。 （3）布局布线。 适配完成后，产生多项设计结果：（1）适配报告。（2）适配后的仿真模型。（3）器件编程文件。 在FPGA设计中各个厂家都提供了相应的布局布线工具，例如Altera公司的Quartus II，Xilinx公司的ISE等。在芯片设计

6、领域，有Cadence公司提供的SOC Encounter和Synopsys公司的Astro等布局布线工具。,8/17/2020,6,Microelectronics School Xidian University,7.1.7 时序分析 时序验证的目的是为了检查设计中是否有时序上的违规。同步电路的验证采用静态时序分析实现，异步电路的验证则需要运行特殊仿真激励确认。仿真工具可以用前仿真所用的工具。 静态时序分析（STA）的功能是根据设计规范的要求检查所有可能路径的时序，不需要通过仿真或测试向量就可以有效地覆盖门级网表中的每一条路径，在同步电路设计中快速地找出时序上的异常。 可以识别的时序故障包

7、括：建立/保持和恢复/移除检查(包括反向建立/保持)；最小和最大跳变；时钟脉冲宽度和时钟畸变；门级时钟的瞬时脉冲检测；总线竞争与总线悬浮错误；不受约束的逻辑通道；计算经过导通晶体管、传输门和双向锁存的延迟；自动对关键路径、约束性冲突、异步时钟域和某些瓶颈逻辑进行识别与分类。 PrimeTime是Synopsys公司开发的进行静态时序分析（STA）的工具，它可以进行精确的RC延迟计算，先进的建模和时序验收,8/17/2020,7,Microelectronics School Xidian University,7.1.8 物理验证 物理验证通常包括设计规则检测（DRC）、版图与原理图对照（LV

8、S）和信号完整性分析（SI）等。 目前主要的物理验证工具有Mentor公司的Calibre，Cadence公司的Dracula和Diva以及Synopsys公司的Hercules。此外各大厂商也推出了针对信号完整性分析的工具。,8/17/2020,8,Microelectronics School Xidian University,7.1.9 设计结束 在所有设计约束都已满足，也达到了定时约束条件的情况下，就会发出最终设计结束的信号。这时可用于制造集成电路的掩膜集就准备好了。掩膜集的描述是由几何数据（通常为GDS-II格式）构成的，这些数据决定了集成电路制造过程中的光掩膜步骤的顺序。 将适配

9、器布局布线后形成的器件编程文件通过下载工具载入到具体的FPGA或CPLD芯片中，可以方便的实现设计要求。如果是大批量产品开发，通过更换相应的厂家综合库，便可以转由ASIC实现。,8/17/2020,9,Microelectronics School Xidian University,7.2 测试和仿真工具 用HDL描述完一个硬件系统后要进行仿真验证，而想要在在计算机终端上看到硬件描述语言的输出的话，则需要通过硬件描述语言的仿真器来完成。常用的HDL仿真器有很多种，例如VCS，NCsim，Verilog HDL-XL，Modelsim，ActiveHDL等。根据所使用的编程语言不同可以将仿真器

10、分为Verilog HDL语言仿真器和VHDL语言仿真器；也可以根据工作方式不同分为事件驱动（event-driven）的仿真器和时钟驱动（cycle-driven）的仿真器等类型。这些工具中有的侧重于IC设计（如NCsim，VCS等），有的侧重于FPGA/CPLD的设计，如Modelsim和ActiveHDL等。,8/17/2020,10,Microelectronics School Xidian University,Modelsim仿真器在FPGA/CPLD设计中应用广泛，这是因为Modelsim的出品公司为各种FPGA/CPLD厂家提供了OEM版本的Modelsim工具。Models

11、im仿真器可以用于仿真Verilog HDL语言，也可以用于仿真VHDL语言，同时也支持两种语言混合仿真。 NCsim（根据使用语言不同分为NC-Verilog和NC-VHDL）和VCS分别由知名的EDA工具厂商Cadence和Synopsys公司提供，在IC设计中应用广泛。,8/17/2020,11,Microelectronics School Xidian University,7.2.1 Modelsim的使用,8/17/2020,12,Microelectronics School Xidian University,1建立库并映射 建立并映射库有两种方法： 在Modelsim中选择

12、File/New/Library，在弹出的对话框中填入库名称，点击OK就完成了库的建立和映射。 在Modelsim提示符下运行命令： vlib work2 vmap work work2 2新建工程项目 选择下拉菜单File /New/Project命令，新建一个工程。在Project Name中输入工程名，在Project Location下的对话框中，输入保存该工程所有文件的文件夹的路径名。Default Library Name对话框使用默认设置work即可。,8/17/2020,13,Microelectronics School Xidian University,3输入源代码 选择

13、主控Main窗口的下拉菜单File/New/Source/Verilog HDL选项，出现源代码编辑窗口。将源代码输入并保存。源代码文件shiftregist.v如下：,8/17/2020,14,Microelectronics School Xidian University,module shiftregist (data_out,clk,rst_n,load,data_load,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft); parameter shiftregist_width=4; output shiftr

14、egist_width-1:0 data_out; input shiftregist_width-1:0 data_load; input load,clk,rst_n,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft; reg shiftregist_width-1:0 data_out; always (posedge clk or negedge rst_n) if (!rst_n) data_out=0; else if (load) data_out=data_load; else if (ctr_shiftri

15、ght) data_out=data_shiftright,data_outshiftregist_width-1:1; else if (ctr_shiftleft) data_out=data_outshiftregist_width-2:0,data_shiftleft; else data_out=data_out; endmodule,4将文件添加到工程中 刚才输入的文件已经保存在当前Project的文件夹中。在Main窗口选择Project/Add to Project/Existing File选项将文件添加到工程中。 5编译源代码 在Workplace窗口Project对话框中

16、选中shiftregist.v，然后在主控Main窗口中选中Compile/Compile selected选项对源代码进行编译。编译成功后，transcript对话框中将报告“#Compile of shiftregist.v was successful”。如果当前工程中有多个.v文件，则可以选择Compile/Compile selected选项完成对源代码文件的批量编译，也可以一次选择多个文件进行编译。,8/17/2020,15,Microelectronics School Xidian University,6建立并添加测试文件 用Verilog HDL编写测试激励文件，然后进行仿

17、真的操作。先输入测试激励文件，然后进行仿真的操作。先输入测试激励文件的源代码，并存盘；然后将该文件添加到当前的工程项目中，再对该文件进行编译，其操作过程与前面介绍的相同。带控制端的移位寄存器的测试激励源代码文件testbench_shiftregist.v如下：,8/17/2020,16,Microelectronics School Xidian University,module testbench_shiftregist; parameter shiftregist_width=4; reg shiftregist_width-1:0 data_load; reg load,clk,rs

18、t_n,ctr_shiftright,ctr_shiftleft,data_shiftright,data_shiftleft; wire shiftregist_width-1:0 data_out; always #5 clk=clk; initial begin data_load=0;load=0;rst_n=1;ctr_shiftright=0;ctr_shiftleft=0;clk=0; data_shiftright=0;data_shiftleft=0; end,initial begin #10 rst_n=0;#3 rst_n=1;end initial begin #15 load=1;data_load=4b1010;#10 load=0; end initial begin #30 ctr_shiftright=1;#20 data_shiftright=1;#20 ctr_shiftright=0; #20 ctr_shiftleft=1;#25 data_shiftleft=1;#20 data_shiftleft=0; end shiftregist U1 (.clk(clk),.rst_n(rst_n),.load(load),.ctr_shiftright(ctr_shiftright),