数字集成电路测试基本形式完全测试功能测试.ppt

1、第十章 集成电路的测试与封装,10.1 集成电路测试 10.2 故障模型 10.3 故障模拟与分析 10.4 可测性设计 10.5 集成电路的可靠性 10.6 典型的测试和检查过程 10.7 封装的作用 10.8 封装类型和封装技术 10.9 封装时的热设计 10.10 如何选择封装形式,第十章 集成电路的测试与封装,第6章和第4章分别介绍了集成电路的设计与制造流程，但集成电路的生产过程中还有两个非常重要的环节-测试和封装、无论从电路性能、可靠件还是生产成本的角度，测试和封装在集成电路的生产过程中都占有重要的地位。,10.1 集成电路测试,根据集成电路产品生产所处的不同阶段与不同目的，测试大致

2、可以分为3种类型：在产品的研发阶段，为了检测设计错误而进行的测试(设计错误测试)；在芯片生产阶段，为了检测产品是否具有正确的逻辑操作和正确的功能而进行的测试(功能测试)；在产品出厂前，为了保证产品的质量与可靠比，需要进行的各种测试(产品测试)。,10.1 集成电路测试,10.1.1 设计错误测试 设计错误测试的主要目的是发现并定位设计错误，从而达到修改设计，最终消除设计错误的目的。 设计错误的主要特点是同一设计在制造后的所有芯片中都存在同样的错误，这是区分设计错误与制造缺陷的主要依据。,10.1 集成电路测试,10.1.2功能测试 这里所说的功能测试主要是针对制造过程中可能引起电路功能不正确而

3、进行的测试，与设计错误相比，这种错误的出现具有随机性，测试的主要目的不是定位和分析错误而是判断芯片上是否存在错误，即区分合格的芯片与不合格的芯片。 功能测试的困难源于以下两个方面： (1)一个集成电路具有复杂的功能，含有大量的品体管； (2)电路中的内部信号不可能引出到芯片的外面，而测试信号和测试结果只能从外部的少数管脚施加并从外部管脚进行观测。,10.1 集成电路测试,10.1.2功能测试 测试的过程就是用测试仪器将测试向量(1和0组成的序列)通过探针施加到输人管脚，同时在输出管脚上通过探针进行检测，并与预期的结果进行比较。高速的测试仪器是非常昂贵的设备，测试每个芯片所用的时间必须尽可能地缩

4、短，以降低测试成本。,10.1 集成电路测试,10.1.2功能测试 比如说有一输入管脚数为64的电路，要对它进行彻底地测试，需要外加264次的输人(测试向量)和进行264次的检测。另一方面，多数集成电路内部还含有锁存器、触发器等时序电路单元，它们都有两种状态，若要覆盖所有的可能性，内部状态的每一种组合也要进行测试。如果一个集成电路的输入管脚数为N，内部含有M个双稳态单元(触发器或锁存器)则所需要的测试向量为2M+N。一个规模很小的专用集成电路(ASIC)，有可能达到N25，M=50，就要求有275个测试向量(近似于3.81022个)。假如今这么多的测试向量，假如以每个测试向量1us的速率加到电

5、路上。那测试一遍需要十亿年，,集成电路封装与测试,集成电路封装 采用一定的材料以一定的形式将集成电路芯片封装起来 。 集成电路测试 对集成电路的功能和电气指标进行测量。,集成电路封装对集成电路有着极其重要的作用，主要有以下四个方面：,MCM应用领域,作为一个完整的电子系统，常常由许多功能块组成，如复杂 的运算单元像MCU和DSP、小信号放大、射频电路、低频功 放和光电器件等。这些功能电路往往用不同的工艺实现，如 要用同一工艺制在一片芯片上是十分困难的，有时甚至是不 可能的。 多芯片封装的集成电路组件,MCM设计过程,MCM设计基本流程,集成电路测试所要做的工作，一是要将芯片与测试系统的各 种联

6、接线正确联接；二是要对芯片施加各种信号，通过分析 芯片的输出信号，来得到芯片的功能和性能指标。芯片与测 试系统的联接 分为两种：,（1）芯片在晶圆测试的联接方法,（2）芯片成品测试的联接方法,集成电路测试信号联接方法,（1）芯片在晶圆测试的联接方法,BX2001探针台,一种10探针头的实物照片,GSG组合150um间距微波探头照片,两种芯片在晶圆测试用探针：,集成电路测试信号联接方法,（2）芯片成品测试的联接方法,测试机与被测电路板的联接照片,MT9308分选机,集成电路测试 按集成电路信号类型可以分为模拟集成电路 测试和数字集成电路测试 两大类。 对模拟电路，较多关心电路的性能指标，测试的难

7、度主要 在微弱信号，高频信号和高压大电流信号。 对数字电路，除了关心主要的电气指标外，重点在于电路 的逻辑功能和内部各逻辑元件的完好性。,数字集成电路测试的基本概念,数字集成电路测试的意义在于可以直观地检查设计的集成电路是否能像设计者要求的那样正确地工作。 另一目的是希望通过测试，确定电路失效的原因以及失效所发生的具体部位，以便改进设计和修正错误。,测试的难度,为实现对芯片中的错误和缺陷定位，从测试技术的角度而言就是要解决测试的可控制性和可观测性。数字系统一般都是复杂系统，测试问题变得日益严重。,测试生成 指产生验证电路的一组测试码，又称测试矢量 测试验证 指一个给定测试集合的有效性测度，这通

8、常是通过故障模拟 来估算的。 测试设计 目的是为了提高前两种工作的效率，也就是说，通过在逻辑 和电路设计阶段考虑测试效率问题，加入适当的附加逻辑或 电路以提高将来芯片的测试效率 。,数字集成电路可测性 （包括 3个重要方面）：,数字集成电路测试基本形式,完全测试,功能测试,对芯片进行全部状态和功能的测试，要考虑集成电路所 有的可能状态和功能，即使在将来的实际使用中有些并 不会出现。,只对在集成电路设计之初所要求的运算功能或逻辑功 能是否正确进行测试。,数字集成电路测试技术中要解决的问题主要有：故障模型的 提取，测试矢量的生成技术，电路的可测试结构设计方法等。,数字集成电路测试技术,（1）固定故

9、障模型,故障模型就是将物理缺陷的影响模型化为逻辑函数的逻辑 及时延等方面的特征。目前用得最多的故障模型是单固定 型故障，即是任何时候电路中只有一条信号线固定为0 （或1）值，无论电路输入取什么值时该线取值不变。,（1）固定故障模型,数字集成电路测试技术,单固定型故障,数字集成电路测试技术,（1）固定故障模型,故障精简,数字集成电路测试技术,（1）固定故障模型,冗余故障识别,（2）测试矢量生成,数字集成电路测试技术,测试矢量是一组测试码，它包含了测试输入和应有的测试 输出。其中，测试输入是加到电路原始输入端的激励信号， 测试输出是用于对比实测结果的输出信息。根据待测节点 的位置要求，以及将假设的

10、故障传播到输出所应给出的信 号要求，产生的测试信号就是所谓的测试矢量。,生成测试矢量包括 3个环节：,设置节点正常逻辑值 ；,敏化沿着故障传播路径的所有逻辑门；,正确设置的节点信号值。,测试矢量生成举例,测试矢量生成例子,数字集成电路测试实例,编码规律图,由编码器的原理图可见该编码器有 四个地址输入端（A0A3），一个 电源VDD（5V），一个脉冲输入端 OSC和一个输出端 Dout。在输入端 （A0A3）给一组编码，经过编码器编码，在Dout 端顺序输出。,10.2 故障模型,对于一个集成电路来说。尽管物理上会有很多类型的故障发生，但这些故障反映有数字电平上就是没有按照预期从1变为0或从0变

11、为1。这叫做固定值故障模型。如有一个逻辑门，共输出由于工艺上的某种原因，造成电平始终固定为1状态，它不随输入端的信号变化而改变，这就称为具有固定1故障。如输出始终处于逻辑0状态就是具有固定0故障。固定值故障可能布一块集成电路中的任何一个节点发生。如果集成电路中有n个节点，就有 个可能的故障(每个节点有可能固定0或固定1)，设计者应生产一个相对短的测试向量集，尽可能多地显示这些故障。,10.2 故障模型,以下通过一个输出端带有固定1故障的2输入与非(NAND)门来说明如何生成测试向量。如图10-1所不，A、B输入为00、01、10时，该故障门仍能给H1正确的输出即逻辑1唯一能显示出故障的输入是1

12、1，因为这时输出仍然是1而不是期望的0。如果与非带有固定0故障，则除11以外的任何一个输入(即00、01、10中的任何一个)都可以显示出故障。因此此对一个2输入与非门，只要两个测试向量就足以显示出这两种故障。,10.2 故障模型,为了测试一个电路中策部分的故障，设计者所设计的测试向量，一定要能使给出的输出区别于没有故障时的输出。如一些故障能被一组输入的测试向量检查出来。我们就称这些故障被这组测试向量所覆盖。被一个测试向量序列所覆盖的故障数占电路中所有可能的故障数的比率就叫做故障覆盖率。,10.3 故障模拟与分析,一组测试向量测试到存在故障的效率是通过故障模拟来确定的。 (1)针对一个输入测试向

13、量，每次只对一个故障进行模拟。进行模拟后对电路的实际输出与电路没有故障时的输出进行比较，一旦出现区别，这个故障就列出来作为被这个特定的输入向量测试到的故障，在以后的步骤中就不在处理这个故障。如此不断重复，直到电路节点上所有设置的固定故障都被模拟过一遍。 (2)依次对另一个输入测试向量重复执行步骤(1)，但只是针对没有被前面的测试向量所覆盖的故障做模拟。这样没有被测试到的故障数就逐渐减少。,10.4可测性设计,对一个小规模的集成电路，一个有经验的设计者可以设计出一套高故障覆盖率的测试向量。然而，随着电路复杂件的增加，设计高故障覆盖率的测试向量序列就越来越困难，因为深嵌在电路内部节点的可访问性(即

14、可控制性和可观测性)降低。这里提出了两个关键性概念即可控制性利可观察性。可控制性是对电路中的每一个节点都能进行置位和复位。可观察性是能直接地或间接地观察到电路中任何节点的状态。,10.4可测性设计,可测性设计DFT(design for testability)是要在原有的设计中加一些额外的电路模块来实现自动测试。最常用的方法是扫描路径(scan Path)法和内建自测试BIST(built in self-test)法。,10.4可测性设计,10.4可测性设计,每一组测试向量在时钟 (CLK)和测试模式控制端(T)的控制下，通过如描路径进行测试，具体过程如下：在测试模式下(T=1)将一个巳知

15、的测试向量串行地由扫描输入端移入扫描路径上的各个触发器，施加到次级输入端。每个时钟周期移1位；电路转入正常工作模式(T0)一个时钟周期，初级输入端的测试向量并行地施加到初级输入端，并从初级输出端读出相应的输出数据，次级输出端的输出并行地锁存到扫描路径上的各个触发器；进入测试模式 (T1)，在时钟信号的控制下，组合逻辑次级输出端的输出串行地从扫描输出端读出，每个时钟周期输出1位数据。这个过程可以用图10-3来表示，和步均需要n拍时钟，其中为扫描链深度。,10.4可测性设计,BIST最通常的形式是，将正常电路中的触发器重新连接成一个准随机测试向量发生器、一个响应累加器或一条扫描路径，再外加一些额外

16、的测试电路，称为内建逻辑模块观测器BILBO(built-in-logic-block observer)。在测试模式下，它可以自动地实现测试， 并给出一个二进制的输出信号，如果所有的电路功能正确，输出为正确值，否则为错误值。这里不作详述。 需要指出的是，上述的测试方法都会额外增加测试电路，使芯片的面积增加、速度下降，通常，芯片面积可能增加约10-20。然而。为了满足芯片在各种应用中的可靠性要求，这样的代价是必须的。,10.5 集成电路的可靠性,从质量和可靠性的要求出发，对集成电路的测试可以分为两类：电学测试和环境测试。电学测试的内容包括直流、交流相瞬态性能。环境测试是测试电路在较宽的环境变量

17、范围内，如温度、湿度、振动和机械拉力等变化时所造成的影响。测试的严格程度取决于所制订的质量和可靠性的目标。 产品的测试有多种。有些测试是毁坏性的，只能在样品上进行，做过这些测试的样品就不能在进入产品系；有一些测试虽然是非毁坏性的，但由于时间费用的原因也只能在样品系上做、做过这些测试的样品还可以进入产品系。这两类测试都是针对样品系进行，因此称为抽样测试。抽样可以按L产的批次每次进行，也可以定期进行。另一种是对每个器件都要按正常的生产流程进行测试的，称为筛选测试。,10.5 集成电路的可靠性,典型的集成电路产品失效率遵循图10-4所示的曲线，初期的高失效率是由于潜在的制造缺陷。这种失效率可以通过严

18、格的测试而大幅度降低，然而这种测试成本很高，因此要在测试成本和保修代价之间加以平衡。,10.6 典型的测试和检查过程,1.圆片测试 圆片测试是对圆片上的每个管芯作简单的电学测试，不合格的管芯用墨水做上记号以便在管芯被划开之后可以挑出并抛弃。 2管芯目检 圆片测试后，余下电学上合格的管芯通过日检检查金属上是否有划痕，管芯边缘是否有碎片或裂纹，历焊块上是否有钝化物等。任何通不过这种检查的管芯也将被抛弃。 3密封前目检 一旦管芯被装配到管壳内并将焊丝压焊好后，在包封前要对连接后的情况进行目检。这主要是检查焊丝压焊、管芯粘贴是否有问题，芯片是否有损伤，管腔或管脚上是否有异物等。,10.6 典型的测试和

19、检查过程,4管芯粘贴测试 包封前要抽出一批样品测试管芯粘贴的强度。它是用工具在管芯上施加一个剪切力，使管芯从管腔中脱开。这是一种毁坏性试验，用来测试管芯粘贴的完整性。芯片失效通常是由于管芯下面有空隙或管芯与管腔底部粘贴质量不好而造成的。管芯粘贴不好会使从管芯到管腔的热阻增加、管芯散热不好而导致芯片温度偏高。最坏情况下，管与管腔间的粘贴变松，导致爪焊丝被拉断。 5压焊强度测试(read bond strength) 包封前抽出一批样品。用工具加力使焊丝脱落，这是一种破坏性的试验，用来测量焊丝压焊的强度。,10.6 典型的测试和检查过程,6.稳定性烘焙 在不加电的情况下，将电路放置在150的烤箱中

20、进行烘焙，使得芯片表面游离的离子重新分布，以达到稳定性能的目的。 7.温度循环测试 在不加电的情况下，交替地加热和冷却电路。这种热冲击将使处于临界故障的封装破裂，存代管芯粘贴故障的管芯从管腔脱落等。 8.持续加速度测试 将密封前的电路放在离心力相当于30000倍的重力下测试。这项测试主要是枪测焊丝压焊、封装和管芯粘贴的完整性。,10.6 典型的测试和检查过程,9.渗漏测试 这项测试是在不加电条件下，针对陶瓷管腔封装的电路进行的。电路放置在高压氨气环境中，氦气超过管壳的针孔或裂缝渗入管脾内，然后再将电路放到真空室中，通过一个分光计测量从管腔中漏出的氦气比率。这项测试的日的是检查封装的完整性，消除

21、电路可能在高湿度环境下的失效。 10老化前电测试 在25下对电路进行完整的功能测试。,10.6 典型的测试和检查过程,11.高低温电测试 这是在指定的高温和低温下对电路进行完整的功能测试。如果不再进行老化，这将是最历的电测试。 12.高温老化 在规定的时间内，在125下对电路进行电冲击测试，这个过程可以加速失效率，使得处于临界状态的电路在老化期间失效。 13.老化后点测试 14.外观目检 这项是最后的目检。目前是保证封装后引脚和标记没有缺陷。,10.7封装的作用,对封装的要求有以下几个方面： (1)对芯片起到保护作用。封装后使芯片不受外界因素的影响而损坏，不因外部条件变化而影响芯片的正常工作；

22、 (2)封装后芯片通过外引出线(或称引脚)与外部系统有方便相可靠的电连接； (3)将芯片在工作中产生的热能通过封装外壳散播出去，从研保证芯片温度保持在最高额度之下； (4)能使芯片与外部系统实现可靠的信号传输，保持信号的完整性。,集成电路封装的作用,(1)对集成电路起机械支撑和机械保护作用。 (2)对集成电路起着传输信号和分配电源的作用。 (3)对集成电路起着热耗散的作用。 (4)对集成电路起着环境保护的作用。,集成电路封装的内容,通过一定的结构设计、工艺设计、电设计、热设计和可靠性设计制造出合格的外壳或引线框架等主要零部件； (2) 改进封装结构、确定外形尺寸，使之达到通用化、标准化，并向多

23、层次、窄节距、多引线、小外形和高密度方向发展；,集成电路封装的内容,(3) 保证自硅晶圆的减薄、划片和分片开始，直到芯片粘接、引线键合和封盖等一系列封装所需工艺的正确实施，达到一定的 规模化和自动化； (4) 在原有的材料基础上，提供低介电系数、高导热、高机械强度等性能优越的新型有机、无机和金属材料； (5) 提供准确的检验测试数据，为提高集成电路封装的性能和可靠性提供有力的保证。,集成电路封装工艺流程,常用集成电路封装形式,（1）DIP (Dual In-line Package)双列直插式封装,P型8引线封装,正视图,顶视图,常用集成电路封装形式,（2）SOP(Small Outline

24、Package)小外形封装,SOP实际上是DIP的变形，即将DIP的直插式引脚向 外弯曲成90度，就成了适于表面贴装SMT（Surface Mount Technology）的封装了，只是外形尺寸和重量 比DIP小得多。,SOP封装外形图,常用集成电路封装形式,（3）QFP(Quad Flat Package) 四边引脚扁平封装,QFP封装结构,QFP的分类：,塑（Plastic）封 QFP(PQFP),薄型QFP(TQFP),窄（Fine）节距 QFP(FQFP),集成电路设计中的封装考虑,集成电路封装示意图,在集成电路设计中特别是版图设计阶段，设计者需要了解 一些基本封装知识 。,集成电路

25、设计中的封装考虑,（1）划片槽与焊盘,在一个晶圆上分布着许多块集成电路，在封装时要将各块 集成电路切开。这个切口就叫划片槽。,划片槽示意图,（2）高速芯片封装,集成电路设计中的封装考虑,在高频和高速系统设计时，不同封装形式的引脚的寄生参 数必须加以考虑 。,几种封装形式下引脚的寄生电容和电感的典型值,（3）芯片散热问题,集成电路芯片工作时会发热，在选择封装时要考虑芯片的散热问题。对于发热较小的芯片在封装时不作特别考虑，而对有一些发热量的芯片可考虑采用热传导性能较好的封装材料，选用外形大一点的封装形式。发热量较大的芯片要考虑带散热装置(如金属散热器等)的封装。,多芯片封装是由原来厚模电路的概念发

26、展而来。厚模电路是将已封装的小型电子元器件进行二次小型焊接并封装在一个较大的外壳内，形成一个功能模块。而多芯片封装是将两个以上未封装的裸片通过基板进行微互连，将外引线引致输出，并按标准集成电路的封装形式进行封装，形成单封装体集成电路。,多芯片封装的好处,多芯片封装的好处是可将不同工艺的芯片组合在一起在单片集成电路上实现较为完整的系统功能。还在于可以利用现有成熟而较为复杂的芯片附加自己设计的较简单的ASIC组成应用系统，降低产品开发风险，提高芯片性能和经济效益。多芯片封装提高系统的保密性和可靠性也是很显然的。多芯片封装是21世纪新型封装的一个重要方向。,MCM基本概念,多芯片封装 是将2片以上的

27、集成电路封装在一个腔体内的一种 新技术，称之为 MCM(Multi Chip Module) 。,一种六芯片MCM,MCM的基板,多芯片封装的基板主要有以下一些类型 ：,L（Laminate）型，即叠层型,C（Ceramic）型即原膜陶瓷型,D(Deposited Thin Film)型即淀积薄膜型,Si(Silicon)型，即硅型,10.7封装的作用,10.8 封装类型和封装技术,封装有两大类；一类是通孔插入式封装；另一类为表面安装式封装。每一类中又有多种形式。表10-1和表10-2是它们的图例、英文缩写、英文全称和中文译名。图10-6示出了封装技术在小尺寸和多引脚数这两个方向发展的情况，,

28、10.8 封装类型和封装技术,10.8 封装类型和封装技术,10.8 封装类型和封装技术,为突破引脚数的限制，20世纪80年代开发了PGA封装，虽然它的引脚节距仍维持 在2.54mm或1.77mm，但内于采用底面引出方式，因面引脚数可高达500条-600条。 随着表面安装技术的出现，DIP封装的数量逐渐厂降。表面安装技术可节省空间，提高性能，且可放置在印刷电路板的上下两面上。SOP应运而生，它的引脚从两边引出，且为扁平封装，引脚可直接焊接在PCB板上，也不再需要插座，它的引脚节距也从DIP的2.54mm减小到1.77mm。后来有SSOP和TSOP改进型的出现，但引脚数仍受到限制。QFP也是扁平

29、封装，但它们的引脚是从四边引出，且为水平直线，其电感较小，可工作在较高频率。引脚节距进一步降低到1.00 mm，以至 0.65mm和0.5mm，引脚数可达500条、出而这种封装形式受到广泛欢迎。但在管脚数要求不局的情况下，SOP以及它的变形SOJ(J型引脚)仍是优先选用的封装形式，也是目前生产最多的一种封装形式。,10.8 封装类型和封装技术,据1998年统计，DIP在封装总量中所占份额为15，SOP在封装总量中所占57，QFP则占12。预计今后DIP的份额会进一步下降，SOP也会有所下降，而QFP会维持原有份额，两者的总和仍占总封装量的80。 以上三种封装形式又有塑料包封和陶瓷包封之分。塑料

30、包封是在引线键合后用环氧树脂铸塑而成，环氧树脂的耐湿性好，成本也低，所以在上述封装中占有主导地位。陶瓷封装具有气密件高的特点，但成本较高，在对散热件能、电特性有较高要求时，或者用于国防军事需求时，常采用陶瓷包封。,10.8 封装类型和封装技术,PLLC是一种塑料有引脚(实际为J形引脚)的片式载体封装(也称四边扁平J形引脚封装QFJ)，所以采用片式载体是因为有时在系统中需要更换集成电路，因而先将芯片封装在一种载体内，然后将载体插入插座内，载体和插座通过硬接触而导通的。这样在需要时，只要在插座上取下载体就可方便地更换另一载体。 LCC称陶瓷无引脚式载体封装(实际有引脚但不伸出，它是镶嵌在陶瓷管壳的

31、四侧，通过接触而导通)。有时也称为CLCC通常不加C。在陶瓷封装的情况下，如对载体结构和引脚形状稍加改变，载体的引脚就可直接与PCB板进行焊接而不再需要插座。这种封装称为LDCC陶瓷有引脚片式载体封装。,10.8 封装类型和封装技术,TAB封装技术是先在铜箔上涂覆一层聚酰亚脏层。然后用刻蚀方法将铜箔腐蚀出所需的引脚框架；再在聚酰亚胺层和铜层上制作出小孔，将金属填入铜图形的小孔内，制作出凸点(采用铜、金或镍等材料)。由这些凸点与芯片上的压焊块连接起来，再由铸塑技术加以包封。它的优点是内于不存在内引线高度问题，因而封装厚度很薄、此外可获得很小的引脚节距(如0.5mm，0.25mm)而有1000个以上的引脚等，但它的成本较高，因面其应用受到限制。,10.8 封装类型和封装技术,BGA是近10年来兴起的新型封装技术。PGA封装表明外引出脚从底部引出比从边沿引出要优越，因为它在不需要缩小引脚节距的条件下可大幅度增加引脚数，引脚数的增加不会引起占用PCB板面积的增加。但PGA仍是插装式，它会影响多层PCB板的布线，因为PGA底部的PCB板面积被通孔所占用，PCB板的布线必须绕道而过。采用表面安装技术的BGA是球焊阵列，不在采用针栅。因而它不仅保持了PGA引脚在底部引出的优点。出的优点，而是通过将引出脚改为球形，进一步缩短了引脚的