大工cmos数字集成电路总复习

1、,CMOS数字集成电路 总复习 2012.1.18,题型, 简答/名称解释 设计 版图,概念,概念,体效应,定义1：体效应是指在反应过程中的某个阶段（通常是决定性步骤）中由于空间结构拥挤而产生的一种效应这个效应与基团的大小有 关 定义2： 超微粒体积小且所含原子少许多现象不能用通常会有无限个原子大体积的本体物性来解释这种效应称为体效应.半导体超微粒还具有另外两种效应：由于我流子运动在三维方向上均受到限制而产生的量子尺寸效应以及结构外形与粒子尺寸密切相关而产生的形状效应,组合逻辑、时序逻辑,静态电路、动态电路,有比逻辑、无比逻辑,D触发器、锁存器(Latch),动态电路分为几个工作过程？预冲-求

2、值,功耗分类：静态功耗、动态功耗、短路功耗、漏功耗,简答,MOS管 NMOS管符合 G=1开关合上，0断开 （1代表VDD，0代表GND） PMOS管符合 G=0开关合上，1断开,N有源区 P有源区,NMOS管剖面图,W,Polysilicon Gate,Gate oxide,Source n+,L p substrate Bulk (Body),Drain n+,Field-Oxide (SiO2),简单的的串联、并联关系 Y=AB Y=A+B,CMOS反相器电路 VDD,VinVout,CMOS 反相器电压转移特性曲线 (VTC),Impact of Process Variation o

3、n fnspVTCttsnfpCurve Good PMOS Bad NMOS Nominal Bad PMOS Good NMOS Vin (V) lProcess variations (mostly) cause a shift in the switching threshold,Vout (V),VTC is Data-Dependent,电压传输特性： 数据相关的,0.5/0.25 NMOS 0.75 /0.25 PMOS,AM3BM4,A VGS2 = VA VDS1 B VGS1 = VB,D M2 S D M1 S,F= A B Cint,weaker PUN,静态波形 q

4、The threshold voltage of M2 is higher than M1 due to the body effect () VTn1 = VTn0 VTn2 = VTn0 + (|2F| + Vint) - |2F|) since VSB of M2 is not zero (when VB = 0) due to the presence of Cint,设计题,Example of Inverter (Buffer),1 Cg,1 = 1,Staging CL = 64 Cg,1,N 1,f 64,tp 65,182818,Cg,1 = 1CL = 64 Cg,1341

5、5,141642.815.3,Cg,1 = 1CL = 64 Cg,1,12.8822.6tp = N tp0 (1 + f),Cg,1 = 1CL = 64 Cg,1,A compound CMOS logic gate,4选1，MUX（传输管实现）,4-to-1 multiplexor 传输管实现4选1,DCVSL与门: A=X1X2，并说明与复杂 CMOS门相比的优缺点 优点：PMOS管数量减小 可同时实现原逻辑、非逻辑 缺点：功耗较大， 毛刺现象较严重 同时是与门、与非门、或门,Dynamic Power Consumption is Data Dependent Dynamic 2-

6、input NOR Gate Assume signal probabilities PA=1 = 1/2 PB=1 = 1/2 Then transition probability P01 = 3/4 ,静态：3/4*1/4 只要当输出在上一个求值阶段被放电时， 预冲阶段就会发生01翻转 Switching activity can be higher in dynamic gates!,静态门翻转概率：P=P0*P1 (先0后1) 动态门翻转概率：P=P0=N0 - 2N,4输入动态NAND门： P(A=1)=0.2 P(B=1)=0.3 P(C=1)=0.5 P(D=1)=0.4 活动

7、性=？,MS ET Timing Properties 假设理想CLK# 建立时间(开关两端逻辑稳定，传到Qx)： 3 * tpd_inv + tpd_tx, 传播延迟(QMQ)（Qx与QY同时到） 保持时间(T1关断，D和clk都经过I1，)：,tpd_inv + tpd_tx Zero,如果没有I1呢？,Qx,QY,时序分析,In clk,R1 D Q tclk1 tc-q, tsu, thold, tcdreg,Combinational logic tplogic, tcdlogic,R2 D Q tclk2, 理想时钟Under ideal conditions (i.e., when,tclk1 = tclk2),T tc-q + tplogic + tsu thold tcdlogic + tcdreg,画出6管 SRAM单元，并简述工作过 程 WL VDD,M