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1、Chapter 10,FET數位電路,2,本章重點一覽,10.1 數位反相器 雜訊邊距 傳輸延遲 功率損耗 延遲-功率乘積 10.2 簡單FET反相器 10.3 天才設計 CMOS反相器,3,本章重點一覽,10.4 CMOS反相器特性 電壓輸換曲線 雜訊邊距 功率損耗 傳輸延遲 延遲-功率乘積 扇出數 10.5 CMOS邏輯電路 反或閘 反及閘 異或閘,4,本章重點一覽,10.6 傳輸閘邏輯電路 10.7 反相器的應用 環型振盪器 反相放大器 簡單比較器 10.8 結語,5,10.1 數位反相器,數位反相器的電路符號,假設VH 代表數位電路的高電位，而VL代表低電位，則反相器的功能是將輸入信號

2、反相： 當Vi = VH，Vo = VL。 當Vi = VL，Vo = VH。,6,10.1 數位反相器,典型的反相器輸入電壓與輸出電壓的關係圖，稱為電壓轉換曲線(Voltage Transfer Curve, VTC),VOL：正常低電位輸出電壓，對應輸入電壓Vi = VOH。 VOH：正常高電位輸出電壓，對應輸入電壓Vi = VOL。 VIL ：可容許之最大低電位輸入電壓。 VIH：可容許之最小高電位輸入電壓。,7,10.1 數位反相器,VIH 及VIL定義為VTC中斜率等於 1所對應的兩個輸入電壓 。 當 或 ，反相電路皆能正確將輸入電壓反相。 當 則進入模糊區間，此時反相電路無法將輸入

3、電壓正確反相，是實際應用時必須避免發生的情況。,8,10.1 數位反相器,雜訊邊距 低電位雜訊邊距(low-level noise margin)： 高電位雜訊邊距(high-level noise margin)： 實用上NMH 及NML愈大，表示電路愈不容易受雜訊影響，即電路愈穩定。,9,10.1 數位反相器,傳輸延遲,tPHL (high-to-low propagation delay)：輸入方波信號轉換電壓後，直到輸出信號由高電位(VOH)下降至 所需的時間。 tPLH (low-to-high propagation delay)：輸入方波信號轉換電壓後，直到輸出信號由低電位(VO

4、L)上升至 所需的時間。,10,10.1 數位反相器,傳輸延遲 整體電路的傳輸延遲(tp)則取其平均值： tp愈小代表元件的反應速度愈快，表示單位時間內能處理的資料量愈大。,11,10.1 數位反相器,功率損耗 靜態功率損耗(static power consumption)：是指輸出端穩定地處於高電位或低電位時，電路所消耗的功率。 動態功率損耗(dynamic power consumption)：是指輸出端在高低電位轉換期間，電路所消耗的功率。 CMOS反相器的靜態功率損耗為零，是它的一大優點。,12,10.1 數位反相器,延遲功率乘積(delay-power product)： 這個參數

5、讓工程師能以客觀的方式，來比較不同電路在速度及功率兩方面合併考量下的優劣。因此以新的技術或設計降低 DP值才是工程師努力的方向。,13,10.2 簡單FET反相器,由一顆n-channel FET加一電阻R所組成：,當Vi = VDD(高電位)時，FET導通且工作在triode mode，等效上像一顆電阻(RON)。假如 當Vi = 0V(低電位)時，FET處於cutoff mode，,14,10.2 簡單FET反相器,當Vi = VDD時，Vo 0V，此時電路消耗的功率為：而當Vi = 0V時，ID = 0，電路不消耗功率，POFF = 0。故其平均消耗功率為： 另一方面當Vi由VDD轉變為

6、0V，使得Vo由0V轉變為VDD時，由於輸出端存在寄生電容(C)，VDD經由R向C充電，顯然R愈大充電時間愈長，即Vo由0V上升至VDD的時間愈長，造成轉換速度變慢。,15,10.2 簡單FET反相器,從功率損耗上考量，我們希望R愈大愈好；從速度上考量，我們希望R愈小愈好；所以FET反相器在實用上卻面臨功率損耗和速度兩者無法兼顧的困境。,16,10.3 天才設計-CMOS反相器,由n-channel MOSFET及 p-channel MOSFET組合而成，兩者具有互補作用，故稱為Complementary MOS(CMOS)。,用一顆p-channel MOSFET取代簡單反相器中的R,17

7、,10.3 天才設計-CMOS反相器,CMOS反相器的工作原理： 當Vi = VDD時，Qn導通Qp不導通，Qn等效上像一顆電阻RON，但由於Qp不導通，所以： 當Vi = 0V時，Qp導通Qn不導通，QP導通時等效上像一顆電阻RON，但由於Qn不導通，所以：,18,10.3 天才設計-CMOS反相器,當Vi = VDD時，Qn導通但Qp不導通，故電源不需提供任何電流，即功率損耗為零。 當Vi = 0V時，Qp導通且Qn不導通，VDD經由Qp向輸出端寄生電容C充電。由於Qp的 RON很小，故充電速度很快。 所以CMOS在功率損耗和速度兩方面都很理想。,19,10.4 CMOS反相器特性,電壓轉

8、換曲線,假設使用enhancement-type的MOSFET，Vtn及Vtp 分別表示Qn及Qp的臨界電壓(Vtn為正值，Vtp為負值)且Vtn = |Vtp| = Vt Qn：VGS = Vi VDS = Vo VGS,eff= Vi Vt QP： VSG = VDD Vi VSD = VDD Vo VSG,eff= VDD Vi Vt,20,10.4 CMOS反相器特性,電壓轉換曲線 理論上我們可以算出在VTC上斜率為 1所對應的兩個輸入電壓，即VIL及VIH；而正常的輸出高低準位分別為VOL及VOH ：,21,10.4 CMOS反相器特性,雜訊邊距： CMOS反相器在高低電位有相同的雜

9、訊邊距,22,10.4 CMOS反相器特性,靜態功率損耗： 當Vi = 0V，Vo = VDD，沒有電流由power supply流出，所以P = 0。 當Vi = VDD，Vo = 0V，由於Qp不導通，同樣沒有電流由power supply流出，故P = 0。 所以不管輸出電壓在高電位或低電位，整個電路不消耗任何功率，因此靜態功率損耗為零。,23,10.4 CMOS反相器特性,動態功率損耗 ：,當Vi 由VDD 變為0V時，Qp導通而Qn不導通，所以電源經由Qp向電容C充電，直到Vo = VDD為止。此時儲存在C上的電荷量為： 每一次轉換期間(Vo由VL -VH - VL )，則皆由電源流

10、出q = CVDD的電荷。假如反相器每秒鐘平均轉換次數為f，則轉換平均週期為：,24,10.4 CMOS反相器特性,平均在T時間內有q = CVDD的電荷由電源流出，故電源的平均電流為： 所以平均功率損耗為： 單位時間內轉換次數愈頻繁，則CMOS反相器所消耗的功率愈高。,25,10.4 CMOS反相器特性,例題1.假設CMOS反相器輸出端等效電容C = 1pF，每秒轉換頻率f = 1MHz，電源電壓VDD = 10V，請計算其平均功率損耗。,26,10.4 CMOS反相器特性,傳輸延遲：,CMOS反相器的傳輸延遲和輸出端的等效電容C有關，而C的大小和外接邏輯閘的個數有關。假設CMOS反相器外接

11、n個邏輯閘並且每個邏輯閘的輸入端寄生電容皆相同，則C可以表示為： Cout：反相器本身輸出端的寄生電容量Cin：每個外接邏輯閘輸入端的寄生電容量,C = Cout + n Cin,27,10.4 CMOS反相器特性,傳輸延遲(tp )： tp = (tPLH tPHL) = tp與VDD成反比而與C成正比，即VDD愈高充電速度愈快，C愈大充電速度愈慢。但是VDD愈高則功率損耗愈大，所以功率與速度之間必須適當取捨。,其中Vtn =,28,10.4 CMOS反相器特性,延遲功率乘積(DP)： DP和C2成正比，並隨f及VDD上升而增加。由於數位電路的工作頻率f愈來愈高，欲降低DP值必須降低VDD，

12、所以低電壓一直是IC設計努力的方向。,29,10.4 CMOS反相器特性,例題2.,左圖中假設VDD = 10V，CMOS反相器輸出端寄生電容Cout = 1pF，每個外接邏輯閘輸入端寄生電容Cin = 2pF；FET參數為：kn = kp = 1mA/V2，Vtn = |Vtp| = VDD， = 0.2。在外接十個邏輯閘的情況下，請計算其傳輸延遲。,30,10.4 CMOS反相器特性,一個數位邏輯閘的輸出端所外接邏輯閘的個數稱為扇出數(fan- out)。 以BJT邏輯閘為例，外接邏輯閘會影響輸出電壓，若外接邏輯閘個數太多的話，會造成邏輯功能不正確，所以通常存在一個最大的扇出數(maxim

13、um fanout)。,31,10.4 CMOS反相器特性,CMOS邏輯閘的輸入端是絕緣體(IG = 0)，所以外接邏輯閘不會影響輸出電壓，因此理論上CMOS邏輯閘的fanout可以趨近無限大 對於CMOS來說，當外接的邏輯閘數量增加時，輸出端的等效電容C隨之增加，結果tPHL及 tPLH 也隨之上升，造成速度下降。 所以實用上隨不同的速度要求而定，CMOS邏輯閘的扇出數仍有所限制。,32,10.4 CMOS反相器特性,例題3.在例題2中若傳輸延遲tp必須小於3ns，請估算輸出端最多可外接邏輯閘的個數。,33,10.5 CMOS邏輯電路,CMOS反或閘(NOR gate),當A = VH 或B

14、 = VH 時，Y = VL。 當A = VL 且B = VL 時，Y = VH。 其邏輯功能為：,34,10.5 CMOS邏輯電路,CMOS反及閘(NAND gate),當A = VH 且B = VH 時，Y = VL。 當A = VL 或B = VL 時，Y = VH。 其邏輯功能為：,35,10.5 CMOS邏輯電路,異或閘(EXOR gate),當(A = VH，B = VL)或(A = V L，B = VH)，Y = VH。 當(A = VL，B = VL)或(A = VH，B = VH)，Y = VL。 其邏輯功能為：,A,_,A,_,B,_,B,_,36,10.6 傳輸閘邏輯電路

15、,將FET 類比開關應用在數位邏輯上：,當B = 1，S2閉合而S1打開，所以輸出 ，即Y的準位由輸入信號 所決定。 當B = 0，S1閉合而S2打開，所以輸出Y = A。 其邏輯功能為：,_,_,37,10.6 傳輸閘邏輯電路,利用傳輸閘邏輯來完成EXOR的功能：,S1及S2用類比開關來取代，結 果成為左圖的傳輸閘邏輯電路，結構顯然比之前用CMOS反相器的組合簡單。 邏輯功能為：,A,_,B,_,38,10.7 反相器的應用,環型振盪器(ring oscillator),利用反相器存在傳輸延遲，使得Vo無法隨Vi瞬間改變的特性，我們可以串接奇數個(n 3)反相器成為一個環型振盪器，以產生穩定

16、的方波信號。 如左圖，將三個反相器串接並將第三個反相器的輸出端接回第一個反相器的輸入端，形成一個迴路。這個迴路會自然產生方波信號。,39,10.7 反相器的應用,假設迴路中有n個反相器(n為奇數且n 3)，所得到方波信號的週期及頻率分別為： 所以在tp固定的情況下，利用n可以控制頻率，故ring oscillator是IC中產生方波信號的簡便方法。,40,10.7 反相器的應用,例題4.假設環型振盪器中反相器的tp = 1ns，(1)欲得到f = 100MHz的方波信號，需串接幾 個反相器？(2)欲得到f = 1MHz的方波信號，需串接幾個反相器？,41,10.7 反相器的應用,反相放大器：,在高低電位轉換區間的斜率很大(斜率為負值)，表示Vi很小的變動會造成Vo很大的變化。 我們發覺高低電位轉換的斜率很大，而轉換曲線的中點約位於 。 假設 ，其中只要使則vx將被反相放大，此時反相器成為反相放大器。,CMOS反相器VTC,Vbias是Vi的直流偏壓vx是一個交流小信號,42,10.7 反相器的應用,由C