《DSP在片外围电路》PPT课件.ppt

1、1,宋华军 中国石油大学（华东）信控学院,TMS320C54x在片外围电路,2,3.1 通用I/O引脚：XF和BIO 3.2 定时器 3.3 时钟发生器 3.4 主机接口 3.5 串行口 3.6 外部总线 3.7 可编程分区开关,TMS320C54x在片外围电路,3,3.1 通用I/O引脚,受软件控制的专用引脚：BIO和XF BIO引脚用法举例： XC 2，BIO BIO为低，执行后面一条双字或2条单字指令 XF引脚用法举例： SSBXXF RSBXXF,4,void main() for(;) asm( ssbxXF ); /将XF置1 Delay(100); asm( rsbxXF );

2、/将XF清0 Delay(100); ,5,3.2 定时器,片内定时器方框图,PRD：周期寄存器 TIM：定时寄存器 (-1计数器) TCR：定时器控制 寄存器 TDDR：定时器分频 系数寄存器 PSC：定时器预先定 标计数器,6,表 定时器的三个寄存器,7,1、定时器控制寄存器（TCR）2、条件定时器控制寄存器（TCR）的功能3、定时中断的周期4、定时器的用法,3.2 定时器,8,1、定时器控制寄存器（TCR）,（TCR）中包含有定时器的控制位和状态位,9,2、条件定时器控制寄存器（TCR）的功能,10,3、定时中断的周期,CLKOUT（TDDR1）（PRD1） 其中： CLKOUT时钟周期

3、 TDDR定时器分频系数 PRD定时器时间常数(周期寄存器),11,4、定时器的用法,关闭定时器 只要将TCR的TSS位置1，切断时钟输入， 定时器停止工作，减小功耗 定时器初始化 （1）将TCR的TSS位置1（关闭定时器） （2）加载PRD （3）加载TCR（使TDDR初始化，令TSS位为0， TRB位置1），启动定时器,12,开放定时中断 （1）将IFR中的TINT位置1，清除尚未处理完的 定时器中断 （2）将IMR中的TINT位置1，开放定时中断 （3）将ST1中的INTM位清0，从整体上开放中断 复位时 TIM和PRD都置成FFFF，定时器的分频系数（TCR和TDDR位）清0，定时器开

4、始工作,4、定时器的用法,读演示程序,13,3.3 时钟发生器,组成：内部振荡器和锁相环（PLL）电路两部分 参考时钟,14,15,锁相环工作原理,锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。其作用是使得电路上的时钟和某一外部时钟的相位同步。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。,16,3.3 时钟发生器,3.3.1硬件配置PLL 3.3.2软件可编程PLL,17,3.3.1 硬件配置PLL,硬件配置PLL：通过C54x的3个引脚

5、CLKMD1、CLKMD2 和CLKMD3的状态，选定时钟方式： 不用PLL时，CPU的时钟频率等于晶体振荡器频率或 外部时钟频率的一半； 若用PLL时，CPU的时钟频率等于晶体振荡器频率或 外部时钟频率乘以系数N（PLLN），使用PLL可以 使用比CPU时钟低的外部时钟信号，以减少高速开关 时钟所造成的高频噪声。,18,时钟方式的配置,19,3.3.2 软件可编程PLL,软件可编程PLL 具有高度的灵活性 其时钟定标器提供各种时钟乘法器系数，并能直接 接通和关断PLL PLL的锁定定时器可以用于延迟转换PLL的时钟方式 直到锁定为止。通过软件编程，可选用两种时钟方式 PLL方式：其比例系数共

6、31种, 靠锁相环电路完成 分频（DIV）方式：其比例系数为1/2和1/4,在此 方式下，片内PLL电路不工作 以降低功耗,20,复位时的时钟方式（C5402）,21,时钟方式寄存器CLKMD各位域功能,22,比例系数与CLKMD的关系,23,时钟频率,CPU时钟频率 CLKOUT,晶体振荡频率 外部时钟频率 CLKIN,内部PLL功能,24,25,3.4 主机接口（HPI）,3.4.1 HPI-8接口的结构 3.4.2 HPI-8控制寄存器和接口信号 3.4.3 HPI-8接口与主机的连接框图 3.4.4 HPI的8条数据线作通用的I/O引脚,26,3.4.1 HPI-8接口的结构,HPI-

7、8：一个8位的并行口，外部主机是HPI的主控者， HPI-8作为主机的从设备，其接口包括： 一个8比特双向数据总线、各种控制信号及3个寄存器 片外的主机通过修改HPI控制寄存器（HPIC）设置工 作方式，通过设置HPI地址寄存器（HPIA）来指定要 访问的片内RAM单元，通过读/写数据锁存器(HPID) 来对指定存储器单元读/写 主机通过HCNTL0、HCNTLl管脚电平选择3个寄存器 中的一个,27,HPI的组成,HPI数据锁存器 (HPID) HPI控制寄存器 (HPIC) HPI存储器 (DARAM) HPI地址寄存器 (HPIA) HPI控制逻辑,28,3.4.2 HPI-8控制寄存器

8、和接口信号,HPI控制寄存器（HPIC）状态位控制着HPI操作： （1）BOB：字节次序位 （2）SMOD：标准HPI-8寻址方式位 （3）DSPINT：主机向C54x发出中断位 （4）HINT：C54x向主机发出中断位 （5）XHPIA：增强HPI-8扩展寻址使能位 （6）HPIENA：增强HPI-8使能状态位,29,HPI-8接口信号名称及其功能,30,31,3.4.3 HPI-8接口与主机的连接框图,C54x HPI与主机链接框图,32,3.4.4 HPI的8条数据线作通用的I/O引脚,通用I/O控制寄存器(GPIOCR)各位的功能,33,3.5 C54串行口,高速全双工串行口 与其它C

9、54x 器件、编码解码器、串行A/D等接口 C54x串行口的三种形式： (1) 标准同步串行口（SSSP） (2) 缓冲串行口（BSP） (3) 时分多路串行口（TDM） 串行口可以工作在任意低的时钟频率上,34,3.5 C54串行口,1、串行口的组成2、串行口引脚定义3、串行口传送数据的一种接法4、串行口发送数据过程5、串行口接收数据过程,35,1、串行口的组成,DRR16位数据接收寄存器 DXR16位数据发送寄存器 RSR接收移位寄存器 XSR发送移位寄存器 控制电路,36,2、串行口引脚定义,37,3、串行口传送数据的一种接法,38,4、串行口发送数据过程,(1) 将要发送的数据写到DX

10、R (2) 若XSR空（上一个字已串行传送到DX脚），则将 DXR复制到XSR (3) 在FSX和CLKX作用下，将XSR中的数据移到DX 引脚输出 (4) 一旦DXR中的数据复制到XSR后，就产生串行口 发送中断XINT，通知CPU将新数据加载到DXR,39,5、串行口接收数据过程,(1) 在FSR和CLKR作用下，来自DR引脚的数据移位至 RSR (2) 当RSR满一个字时，就复制到DRR (3) 一旦RSR复制到DRR后，就产生串行口接收中断， 通知CPU从DRR中读取数据,40,3.6 外部总线,外部总线表明C54x具有很强的系统接口能力 主要内容：(1) 外部总线接口 (2) 外部总

11、线操作的优先级别 (3) 等待状态发生器 (4) 分区转换逻辑 (5) 外部总线接口定时图 (6) 复位和IDLE3省电工作方式 (7) 保持方式,41,1、外部总线接口信号,42,2、外部总线接口要求,外部总线接口是一组并行接口 MSTRB和 IOSTRB信号相互排斥 PS、DS和 IS信号彼此相互排斥 R/W控制数据传递方向 READY(外部数据准备输入信号)与片内软件可编程 等待状态发生器一道，使CPU可与慢速存储器或I/O 设备接口,43,2、外部总线接口要求,HOLD和HOLDA允许外部设备控制C54的外部资源 当PMST中的地址可见位(AVIS)置1时，CPU执行指令的 内部程序存

12、储器地址呈现在外部总线上，且IAQ（指令地 址采集信号）有效 MSC（微状态完成信号） CPU寻址片内存储器时，外部数据总线呈高阻状态，地 址总线、PS、IS、DS保持先前状态，其它信号无效,44,3、外部总线优先级别,C54x 片内多总线结构，可以单周期内同时寻址多个 总线 外部总线仅一组，每个机器周期只能寻址一次 若一个周期内，对外部存储器寻址2次（一次取指， 一次取操作数），就会发生流水线冲突 C54x 已规定流水线各阶段操作的优先级别，自动 缓解上述流水线冲突问题,45,假设一个周期内要对外部总线进行： 1次取指，2次读，1次写操作 数据寻址比取指有较高的优先权,3、外部总线优先级别,

13、46,4、等待状态发生器,目的：与慢速存储器或I/O设备接口 产生等待状态的两种方法： （1） 软件可编程等待状态发生器 最多可使外部总线周期延长7个T （2） 软件和硬件混合产生等待状态,软件等待状态寄存器（SWWSR）每位的定义,47,软件等待状态寄存器（SWWSR）各字段的功能,48,5、软件等待状态寄存器（SWWSR）的用法,用法： STM2009，SWWSR 20090 010 000 000 001 001 将在寻址I/O空间时插入2T，寻址程序空间时插入1T，寻址数据空间时不插入等待状态。,49,软、硬件等待状态的使用 DSP无论是运算还是存取数据，速度都很快，但外部 存储器或其

14、他设备的读写周期都较长。因此经常用 等待方式访问外存储器。 DSP有软等待（内等待）、硬等待（外等待）访问 控制以便于与不同速度的外围器件交换数据，同时 DSP自身的运行速度又可以保持很高。软、硬件等待 都可以分别对不同类型、不同地址范围的外设产生不同的等待状态数。,50,（1）如何识别片内存储器与片外存储器 （2）如何区别片外数据存储器与程序存 储器和I/O空间 （3）如何确定与外部器件通信期间数据 传送中方向 （4）如何与低速设备通信,Q?,51,6、分区转换逻辑,可编程分区转换逻辑的功能： 当C54x 在外部存储器分区之间切换时，不需要外部为存储器插等待状态，分区转换逻辑会自动插入一个T

15、 分区转换控制寄存器（BSCR）,52,7、分区转换控制寄存器(BSCR)各位段的功能（1）,53,7、分区转换控制寄存器(BSCR)各位段的功能（2）,54,8、外部总线接口定时图,访问外部存储空间或I/O空间的时序图 一个CLKOUT周期的定义： 从一个下降沿到下一个下降沿 接口定时图的作用： （1） 了解一条指令执行的机器周期数。例如： 存储器写2T I/O读或写 2T 存储器读 1 （2） 选配外部存储器芯片或I/O器件,55,定时图举例：存储器读读写操作定时图,在一个存储器分区中来回读，只要一个T,8、外部总线接口定时图,56,9、外部总线复位定时图,57,10、复位和IDLE3省电

16、工作方式,（1）RS变为低电平后4个机器周期，PS、MSTRB和 IAQ均变成高电平 （2）RS变为低电平后5个机器周期，R/W变为高电平， 数据总线变为高阻状态，地址总线上为FF80h。 同时，器件内部也进入复位状态 （3）当RS结束(变成高电平)后的外部总线状态为: （a）RS变成高电平后5个机器周期，PS变成低电平 （b）RS变成高电平后6个机器周期，MSTRB和 IACK变成低电平。再经过一个半周期之后， CPU准备读数并进入正常工作状态。,C54x 复位后的总线状态,58,11、“唤醒”IDLE3省电方式,CPU执行IDLE3指令，PLL完全停止工作，功耗降低 利用外部中断（INTn

17、、NMI和RS）结束IDLE3省电 工作方式 “唤醒”IDLE3的时间-从退出IDLE3省电工作方 式并重新启动PLL到锁定相位的时间（CPU才能重新 恢复工作） 根据PLL乘系数值和锁定时间、时钟周期求得减法计 数器起始值，并用软件方法修改时钟方式寄存器 （CLKMD） 用复位方式“唤醒”IDLE3，不需要用减法计数器,59,11、“唤醒”IDLE3省电方式,60,12、保持方式,C54x 的HOLD和HOLDA信号允许外部设备控制处理 器片外的程序、数据和I/O空间，以进行DMA操作 保持方式过程: （1）HOLD（输入信号）低电平有效 （2）经3个T后，HOLDA（输出）低电平有效 （3）外部接口信号均呈高阻状态，C54x 进入 保持状态 （4）外部设备对C54x 片外程序、数据和I/O 空间进行DMA操作,61,保持方式定时图（HM0）,62,两种保持方式,ST1 的 HM1，正常保持方式 当HOLD为低电平时，处理器停止执行程序 ST1 的 HM0，并行DMA操作方式 当HOLD为低电平时，处理器通过片内存储器 （ROM或RAM）继续执行程序。仅当需寻址外 部存储器时，才进入保持状态 HM1时，不响应中断，中断请求信号挂起。 HM0时，中断功能如常,63,13、 中断