FPGA的配置引脚说明

1、.fpga 是基于 sram 编程的，编程信息在系统掉电时会丢失，每次上电时，都需要从器件外部的flash 或 eeprom 中存储的编程数据重现写入内部的sram 中。 fpga 在线加载需要有cpu 的帮助，并且在加载前cpu 已经启动并工作。fpga 的加载模式主要有以下几种：1).ps 模式 (passive serial configuration mode)，即被动串行加载模式。ps 模式适合于逻辑规模小，对加载速度要求不高的fpga 加载场合。在此模式下，加载所需的配置时钟信号cclk 由 fpga 外部时钟源或外部控制信号提供。另外， ps 加载模式需要外部微控制器的支持。2)

2、.as 模式 (active serial configuration mode) ，即主动串行加载模式。在 as 模式下， fpga 主动从外部存储设备中读取逻辑信息来为自己进行配置，此模式的配置时钟信号 cclk 由 fpga 内部提供。3).pp 模式 (passive parallel configuration mode)，即被动并行加载模式。此模式适合于逻辑规模较大，对加载速度要求较高的fpga 加载场合。 pp模式下，外部设备通过 8bit 并行数据线对 fpga 进行逻辑加载， cclk 信号由外部提供。4).bs 模式 (boundary scan configuration

3、 mode)，即边界扫描加载模式。也就是我们通常所说的jtag 加载模式。所有的 fpga 芯片都有三个或四个加载模式配置管脚， 通过配置 mesl0.3 来选取不同的加载模式。 首先来介绍下ps 加载模式，各个厂商 fpga 产品的 ps 加载端口定义存在一些差异， 下面就对目前主流的三个fpga 厂商 altera, xilinx,lattice的 ps 加载方式进行一一介绍。altera 公司的 fpga 产品 ps 加载接口如下图所示。.1).config_done ：加载完成指示输出信号， i/o 接口，高有效，实际使用中通过4.7k 电阻上拉到 vcc ，使其默认状态为高电平， 表

4、示芯片已加载完毕， 当 fpga 正在加载时，会将其驱动为低电平。2).nstatus：芯片复位完成状态信号，i/o 接口，低有效，为低时表示可以接收来自外部的加载数据。实际使用中通过4.7k 电阻上拉到 vcc ，使其默认状态为高，表示不接收加载数据。3).nce：芯片使能管脚， 输入信号，低有效，表示芯片被使能。 当 nce 为高电平时，芯片为去使能状态，禁止对芯片进行任何操作。对于单fpga 芯片单板， nce直接接 gnd 即可，而对于多fpga 芯片单板，第一片芯片的nce 接 gnd ，下一芯片的 nce 接上一芯片的 nceo。4).nceo：使能输出信号， 当芯片加载完成时，

5、该管脚输出为低电平， 未加载完成时输出为高电平。对于单 fpga 芯片单板，nceo 悬空，对于多 fpga 芯片单板，nceo接下一芯片的 nce。.5).nconfig：启动加载输入信号，低电平时表示外部要求fpga 需要重新加载，复位 fpga芯片，清空芯片中现有数据。实际使用中该管脚通过4.7k 电阻上拉到 vcc ，使其默认状态为高。6).dclk ：加载数据参考时钟。 ps模式下为输入， as 模式下为输出。7).data0 ：加载数据输入，输入信号。8).msel0:3 ：加载模式配置管脚。控制加载模式。.上图为利用 cpu 扩展 i/o 端口对多片 fpga 进行 ps 加载的

6、硬件连接实例。cpu 可以利用自己的i/o 端口来对 fpga 进行直接加载， 不过，由于 cpu 的 i/o端口有限，在大多数情况下，都是利用扩展i/o 端口，扩展器件可以是cpld 或fpga，不过在大多数情况下都是cpld。上图为同步加载方案，两片fpga 的nce 管脚都接 gnd，所以两片 fpga 的加载操作会同时开始和结束，此种设计方案适用于两片fpga 来自同一个厂家，并且逻辑数据相同。如果两片fpga的逻辑数据不同，则需要采取异步加载模式，如下图所示。如上图所示，第一片芯片的nceo 输出管脚与第二片芯片的nce 管脚连接，当第一片芯片加载逻辑时，nceo 输出高电平，将第二

7、片芯片禁止，直到第一片.芯片加载完成时， nceo 输出低电平，让第二片芯片使能，然后开始接收加载数据。fpga 的加载流程1).cpu 的 i/o 端口或扩展 i/o 端口将 fpga 的 nconfig 启动加载输入信号 驱动为低，通知fpga 去完成加载前的准备工作(复位芯片，清空fpga 内部数据 )。2).fpga 完成准备工作，将 nstatus 芯片复位完成状态信号 信号驱动为低，表示准备工作已完成，可以接收加载数据。3).cpu 对 fpga 加载逻辑，在此期间， fpga 将 config_done 加载完成信号 驱动为低，表示正在加载。4).加载完成后，fpga 将 con

8、fig_done 驱动为高，通知 cpu 加载已完成。如果加载过程出现错误，需要重新加载的话，fpga 会将 config_done 保持为低，通知 cpu 重新加载。xilinx 公司 fpga 产品的逻辑加载端口信号跟altera 公司的有点差别，如下图所示。.1).done：加载完成指示信号， i/o 信号， od 输出，低有效，使用时需要上拉到 vcc，此信号与 altera 芯片的 config_done 信号功能相同。2).inti_b ：i/o 信号， od 输出，在配置模式采样之前，此信号为输入，为低电平时，表示延迟配置。在配置模式采样后， 用于指示配置过程中是否有crc错误，

9、为低电平时表示有crc 错误。使用时需要上拉到vcc。3).prog_b：输入信号，低电平时，异步复位芯片，为接收加载数据作准备。与 altera 芯片的 nconfig 信号功能相同。4).cclk ： i/o 信号， jtag 模式外的所有配置模式下的时钟输入。5).d_in ：输入信号，加载数据输入，与cclk 信号的上升沿同步。6).d_out：输出信号，串行数据输出。当fpga 芯片配置为 bypass模式时， d_in 可以直接透传过芯片从d_out 管脚输出。xilinx 芯片 ps加载的硬件连接方式同altera 芯片的相同，这里就不画了，同样的， xilinx 芯片多片加载时

10、也支持同步和异步两种方式。同步方式下，加载.数据分别跟每一片fpga 芯片的 d_in 信号连接。异步方式下，前一芯片的d_out 接后一芯片的 d_in ，等前一芯片加载完毕后，切换到bypass模式，数据直接从 d_out 管脚透传过去给后面一片芯片加载。lattice 公司的 fpga 产品逻辑加载端口跟xilinx 很相似，如下图所示。cfg 是加载模式配置管脚，programn 是加载控制管脚，输入信号，低电平进入加载状态。 di 是加载数据输入管脚，非加载状态下可作为普通i/o 端口使用。下面是 lattice fpga 芯片的 ps 和 as 加载模式混合使用的实例，如下图所示。

11、.如上图所示，左边的fpga 使用 as 模式，通过 cpu 的 spi 接口给自己加载逻辑，时钟信号cclk 由左边的 fpga 提供，等左边的 fpga 加载完成后，它会作为主控制器给右边的fpga 加载，此时的加载方式为ps 模式。cpu 通过 i/o口与两片 fpga 的 programn 管脚相连，可以控制加载的先后顺序。pp 加载模式altera 芯片的并行加载端口与串行加载差不多，只是数据宽度由1 位增加到 8位。xilinx 芯片的并行加载端口与串行加载端口相比，多出如下信号线：1).数据宽度由 1 位增加到 8 位；.2).dout_busy ：回读数据 ready 指示信号。3).cs_b：芯片加载选择管脚，低有效；4).rpwd_b ：读写控制信号，低电平为写，高电平为读。lattice 芯片的并行加载端口与串行加载端口相比，多处如下信号线：1).csn/cs1n：加载启动信号， csn 或 cs1n 为高时， d7:0 和 busy 变为高； csn 和 cs1n 同为高时， flow_through 和 bypass寄存器将被复位； csn 和cs1n 同为低时， fpga 进入加载状态。