半导体工艺图形曝光与光刻.ppt

1、图形曝光与刻蚀,图形曝光（lithography）是利用掩模版（mask）上的几何图形，通过光化学反应，将图案转移到覆盖在半导体晶片上的感光薄膜层上（光致抗蚀剂、光刻胶、光阻）的一种工艺步骤。 这些图案可用来定义集成电路中各种不同区域，如离子注入、接触窗与压焊垫区。而由图形曝光所形成的抗蚀剂图案，并不是电路器件的最终部分，而只是电路图形的印模。为了产生电路图形，这些抗蚀剂图案不像再次转移至下层的器件层上。这种图案转移是利用腐蚀工艺，选择性地将未被抗蚀剂掩蔽的区域除去。,光学图形曝光洁净室,在集成电路制造中，主要的图形曝光设备是利用紫外光=0.2-0.4m的光学仪器。主要讨论曝光装置、掩模版、抗

2、蚀剂与分辨率。,尘埃粒子在掩模版图案上 所造成的不同腐蚀的影响,在IC制造中必须要求洁净的厂房，特别是图形曝光的工作区域，因为尘埃可能会粘附于晶片或掩模版上造成器件的缺陷从而是电路失效。,英制系统等级数值是每立方英尺中直径大于或等于0.5 um的尘埃粒子总数不准超过设计等级数值。 公制系统等级数值是每立方米中直径大于或等于0.5um的尘埃粒子总数不准超过设计等级数值（以指数计算，底数为10）。,光刻机,光刻机的性能由三个参数判断：分辨率、套准精度与产率。 分辨率：能精确转移到晶片表面抗蚀剂膜上图案的最小尺寸； 套准精度：后续掩模版与先前掩模版刻在硅片上的图形相互对准的程度； 产率：对一给定的掩

3、模版，每小时能曝光完成的晶片数量。 光学曝光方法：遮蔽式曝光和投影式曝光。 遮蔽式曝光：可分为掩模版与晶片直接接触的接触式曝光和二者紧密相邻的接近式曝光。若有尘埃或硅渣嵌入掩模版中，将造成掩模版永久性损坏，在后续曝光的晶片上形成缺陷。 投影式曝光：在掩模版与晶片间有一距离，10-50um。但这一间隙会在掩模版图案边缘造成光学衍射。导致分辨率退化。,投影式曝光,对遮蔽式曝光，最小线宽（临界尺寸）可用下式表示,其中，是曝光光源的波长，g是掩模版与晶片间的间隙距离。当与g 减小时，可以得到lCD缩小的优势。然而，当给定一个g，任何大于g的微 尘粒子都会对掩模版造成损坏。,一个投影系统的分辨率可以表示

4、为,是光源波长，k1为与工艺有关的参数，DNA是数值孔径。 DNA的定义为,N是影像介质的折射率，是圆锥体光线聚于晶片上一点的半角度值。其 聚焦深度为,简单的成像系统,由于有较高的光强度与稳定度，高压汞灯被广泛用作曝光光源。,掩模版,用于IC制造的掩模版通常为缩小倍数的掩模版。掩模版的第一步为设计者用CAD系统完整地将版图描绘出来。然后将CAD得到的数据信息传送到电子束图形曝光的图形产生器。再将图案直接转移至对电子束敏感的掩模版上。掩模版是由融凝硅土的基底覆盖一层铬膜组成。电路图案先转移至电子敏感层进而转移至底下的铬膜层，掩模版便完成了。 一般而言，一组完整的IC工艺流程包含10-20道不同的

5、掩模版。 标准尺寸的掩模版衬底由15 10cm2、0.6cm厚的融凝硅土制成。掩模版尺寸是为了满足4:1与5:1的曝光机中透镜透光区域的尺寸。厚度的要求是避免衬底扭曲而造成图案位移的错误。融凝硅土衬底则利用其热膨胀系数低，对短波长光的透射率高与高机械强度。,IC掩模版,缺陷密度是掩模版好坏的主要原因之一。掩模版缺陷可能在制造掩模版时或是接下来的图形曝光工艺步骤中产生。即使是一个很小的掩模版缺陷密度都会对IC的成品率产生很大的影响。成品率的定义是：每一晶片中正常的芯片数与中芯片数之比。若取一级近似，某一层掩模版与成品率Y之间的关系式为,D为每单位面积致命缺陷的平均数；A为IC芯片的面积。若D对所

6、有的掩模版层 都是相同值（如N10层），则最后成品率为,10道掩模版的成品率，每道 掩模版中包含不同缺陷密度 所产生的影响,抗蚀剂,抗蚀剂是对光敏感的化合物，依其对光照的反应分成正性和负性。 正性抗蚀剂：被曝光的区域将变得较易溶解，可以在显影步骤时较容易被去除。所产生的图案将会与掩模版上的图案一样。 负性抗蚀剂：被曝光区域的抗蚀剂将变得较难溶解，所产生的图案与掩模版上的相反。 正性抗蚀剂包括：感光化合物、树脂基材和有机溶剂；曝光后，曝光区的感光化合物因吸光改变了本身的化学结构而可以溶解于显影液中。 负性抗蚀剂包括：聚合物和感光化合物合成。曝光后，感光化合物吸收光变成化学能而引起聚合物链反应，是

7、聚合物分子发生交联，变得难溶解于显影液中。缺点：显影中抗蚀剂吸收显影液而膨胀，限制了分辨率。,曝光、显影后残存抗蚀剂的百分率与曝光能量有关。值得注意的是，即使未被曝光，少量抗蚀剂也会溶解。 当曝光能量增加，抗蚀剂的溶解度也会增加，直到阈值能量ET时，抗蚀剂完全溶解。 正抗蚀剂的灵敏度定义为曝光区域抗蚀剂完全溶解时所需的能量。除ET外，另一称为反差比（）参数也用来表征抗蚀剂。,值越大，即表示曝光能量增加时，抗蚀剂溶解度增加越快，可得陡峭的图形。,正性和负性抗蚀剂,三层抗蚀剂的工艺步骤,图案转移,相关的图案转移工艺还有剥离与浮脱技术。,1、旋涂抗蚀剂 2、曝光 3、显影 4、淀积金属膜 5、浸泡腐

8、蚀液中,分辨率增加技术,在IC工艺中，提供较佳的分辨率、较深的聚焦深度 与较广的曝光宽容度一直是光学图形曝光系统发展的挑战。已经可以用缩短光刻机的波长与发展新的抗蚀剂来克服。另外，开发了新的技术，如相移掩模版。 传统掩模版的透光区的电场是相同的，由于衍射与分辨率使得晶片上的电场分散开来。相邻缝隙的衍射使得光被干涉而增强缝隙间的电场强度。因此两个投影的像若太接近，就不容易分辨出来。 相移掩模版（PSM）是将相移层覆盖于相邻的缝隙上，使得电场反相。 要反相，使用一透明层，厚度满足：,光学邻近修正（OPC）利用邻近的次解析几何图案来修正图像，因而改善成像能 力。,新一代图形曝光技术,高产率、好的分辨

9、率、低成本且容易操作是曝光技术的基本要求。为了满足深亚微米工艺，光学图形曝光技术仍未解决。虽然可以利用PSM和OPC来延长光学图形曝光的使用期限，但是复杂的掩模版制作与检查并不是容易解决的。另外，掩模版成本也很高。,电子束图形曝光,电子束图形曝光主要用于掩模版的制作，只有相当少数装置用于将电子束直接对抗蚀剂曝光而不需掩模版。 优点：可以参数亚微米的几何抗蚀剂图案、高自动化及高精度控制的操作、比光学图形曝光有较大的聚焦深度与不同掩模版可直接在半导体晶片上描绘图案。 缺点：电子束光刻机产率低，在分辨率小于0.25um时，约为每小时10片晶片。这对生产掩模版、需求量小的定制电路或验证性电路是足够了。

10、而对不用掩模版的直写形成图案方式，设备必须尽可能提供产率，故要采用与器件最小尺寸相容的最大束径。 聚焦电子束扫描主要分成两种形式：顺序扫描、向量扫描。,顺序扫描（左）和矢量扫描,SCALPEL,利用电子束投影的图形曝光技术，SCALPEL系统（散射角度限制的投影电子束图形曝光），此技术集电子束图形曝光特有的高分辨率和工艺宽容度（聚焦深度20-30um，传统为1um）以及高产率。,图12.15,SCALPELwriting strategy,电子束抗蚀剂,电子束抗蚀剂是一种聚合物，其性质与一般光学用抗蚀剂类似。换言之，通过光照造成抗蚀剂产生化学或物理变化，这种变化可使抗蚀剂产生图案。,邻近效应,

11、在光学图形曝光中，分辨率的好坏是由衍射来决定的。在电子束图形曝光中，分辨率好坏是由电子散射决定的。当电子穿过抗蚀剂与下层的基材时，这些电子将经历碰撞而造成能量损失与路径的改变。因此入射电子在行进中会散开，直到能量完全损失或是因背散射而离开为止。,100个能量为20keV的电子 在PMMA中的运动轨迹模拟,在抗蚀剂与衬底界面间，正向散射 与背散射的剂量分布,极远紫外光图形曝光（EUV）,EUV技术极有肯成为下一代图形曝光系统技术。可将曝光波长延伸到30 nm而不会降低产率。,因为EUV光束很窄，必须利用光束扫描方式将描述电路图案的掩模版层完全扫描。 EUV已经证实可利用波长为13nm的光源，在P

12、MMA抗蚀剂上制作出50 nm的图案。 挑战：所以的材料对EUV光都有强的吸收能力，所以曝光过程必须在真空下进行。照相机必须使用反射透镜器件，而且必须覆盖多层的覆盖层才可以参数1/4波长的布喇格反射分布。掩模版空片必须覆盖多层膜，以便在波长为10-14nm得到最大的反射率。,X射线图形曝光（XRL）,XRL图形曝光极有潜力继承光学图形曝光来制作100nm的集成电路。当利用同步辐射光储存环进行批量生产时，一般选择X射线源。它提供一个大的聚光通量，且可轻易容纳10-20台光刻机。 XRL是利用类似光学遮蔽接近式曝光的一种遮蔽式曝光。 掩模版为XRL系统中最困难且关键的部分，而且X射线掩模版的制作比

13、光学掩模版来得复杂。为了避免X射线在光源与掩模版间被吸收，通常曝光都在氦的环境下完成。 可以利用电子束抗蚀剂来作为X射线抗蚀剂，因为当X射线被原子吸收，原子会进入激发态而射出电子。激发态原子回到基态时，会释放出X射线，此X射线被原子吸收，故此过程一直持续进行。所有这些过程都会造成电子射出，所以抗蚀剂在X射线照射下，就相当于被大量的二次电子照射。,X射线图形曝光的几何效应,离子束图形曝光,离子束图形曝光比光学、X射线与电子束图形曝光技术有更高的分辨率，因为离子有较高的质量而且比电子有较小的散射。最主要的应用为修补光学图形曝光用的掩模版。下图为60keV的50个氢离子注入PMMA及不同衬底中的电脑

14、模拟轨迹。,不同图形曝光方法的比较,先前讨论的图形曝光方法，都有100nm的或更好分辨率。每种都有其限制：光学法的衍射现象、电子束的邻近效应、X射线的掩模版制作复杂、EUV的掩模版空片的制作困难、离子束的随机空间电荷效应。 对于IC的制造，多层掩模版是必需的，然而，所有的掩模版层并不需要都用相同的图形曝光方法。采用混合与配合的方法，可利用每一种图形曝光工艺的优点来改善分辨率与提供产率。 根据半导体工业协会的设想，IC制作技术将在2010年时会达到50nm。对于每一代新技术，由于要求更小的特征尺寸与更严格的套准容差，图形曝光技术更成为推动半导体工业的关键性技术。,各种图形曝光技术的比较如下,各种

15、曝光系统的分辨率与硅片产率的关系,湿法化学腐蚀（WCE）,WCE在半导体工艺中广泛使用，从半导体晶片被切割开始，WCE就用在研磨与抛光上，以获得平整与无损伤的表面。热氧化与外延前，化学清洗去除污染。尤其适合将多晶硅、氧化物、氮化物、金属与III-V族化合物等作整片的腐蚀。 WCE包括三种主要步骤： 1、反应物通过扩散方式到达反应表面； 2、化学反应在表面发生； 3、反应生成物通过扩散离开表面。 搅动、腐蚀液的温度都会影响腐蚀速率。IC工艺中，大多数WCE是将晶片浸入化学溶液中，或是喷射腐蚀液在晶片表面。,腐蚀速率均匀度可用腐蚀速率的百分比均匀度来表示：,WCE的基本机制,硅的腐蚀,对半导体而言

16、，WCE通常是先将表面氧化，然后再将氧化层以化学反应加以溶解。对硅而言，常见的腐蚀剂为硝酸（HNO3）和氢氟酸（HF）,水可以作为上述腐蚀剂的稀释剂，然而醋酸比水要好，它可减缓硝酸的溶解。,一些腐蚀剂溶解某些单晶硅晶面的速率比其他晶面快，造成各向异性的腐蚀。原因在晶面的化学键密度不同。在硅的各向异性腐蚀时，使用KOH和异丙醇酒精的混合液。,利用二氧化硅当掩蔽层，对晶向的硅做各向异性腐蚀，会产生清晰V型沟槽，沟槽的边缘为(111)晶面，锲与(100)的表面有54.7夹角。,如果打开的图案窗足够大或是腐蚀时间足够短，则会形成一个U型的沟槽，底部面积的宽度为：,或,如果使用的是 晶向的硅，实际上会在

17、沟槽的边缘得到两个垂直的面，这两个面为(111)的晶面。,二氧化硅的腐蚀,加入氟化铵（NH4F）是提供缓冲的HF溶液，又称作缓冲氧化层腐蚀（BOE）。加入氟化铵可以控制酸碱度，并且可以补充氟离子的缺乏，可以维持稳定的腐蚀效果。 二氧化硅也可以利用气相的HF来腐蚀，在腐蚀亚微米的图案方面深具潜力，因为工艺容易控制。,氮化硅与多晶硅的腐蚀,氮化硅可以在室温下用高浓度的HF、缓冲HF或沸腾的磷酸溶液腐蚀。由于浓度为85%的磷酸溶液在180时对二氧化硅的腐蚀非常慢，所以可利用它来作氮化硅相对二氧化硅的选择性腐蚀。,腐蚀多晶硅与腐蚀单晶硅类似，然而多晶硅有较多的晶粒边界，所以腐蚀速率比较快。未来确保栅极

18、氧化层不被腐蚀，腐蚀溶液通常要加以调整。掺杂物的浓度和温度可影响多晶硅的腐蚀速率。,铝腐蚀,铝和铝合金的薄通常利用加热的磷酸、硝酸、醋酸和去离子水来腐蚀。典型的腐蚀剂是含73%的磷酸、4%的硝酸、3.5%的醋酸以及19.5%的去离子水的溶液，温度控制在30-80。,铝的湿法腐蚀步骤如下： 1、硝酸先将铝氧化为氧化铝； 2、磷酸溶解氧化铝； 铝的腐蚀速率与腐蚀剂浓度、温度、晶片的搅动、铝薄膜内的杂质或合金类型有关。,介质与金属膜的湿法腐蚀通常是化学液把整块材料溶解，然后转变层可溶的盐类或复合物。通常薄膜比块状材料的腐蚀速率更快。此外，微结构差、内建应力、变更化学组成比或光照等，都将使薄膜的腐蚀速

19、率变快。,表12.2,砷化镓的腐蚀,多种砷化镓的腐蚀已经被广泛研究，然而只有少数几种方法是各向同性的腐蚀。这是由于镓晶面与砷晶面的表面活性迥异。大多数的腐蚀剂对砷形成抛光的表面，然而对镓的表面通常会倾向产生晶格缺陷且腐蚀速率较慢。,干法刻蚀,在图案转移的操作过程中，由图形曝光工艺所形成的抗蚀剂图案，用来当作刻蚀下层材料的掩蔽层图a。下层材料多为非晶或多晶系的薄膜。当也用WCE时，由于各向同性（垂直与水平方向）产生不需的侧向钻蚀图b。定义各向异性比值：,Rl与Rv分别为水平和垂直方向的腐蚀速率，对各向同性而言，R1Rv，Af0. WCE的缺点：横向钻蚀，使得图案的分辨率降低。实际上，各向同性腐蚀

20、薄膜 的厚度应该是预期分辨率的三分之一或是更小，若分辨率小于薄膜的厚度，就 必须使用各向异性腐蚀。 在ULSI中，未了从抗蚀剂图案上得到高准确度的图案转移，发展了干法刻蚀。,干法刻蚀,基本等离子体理论,等离子休由完全电离或部分电离的气体离子、电子及中子组成。当足够强的电场加于气体使气休击击穿并电离时，就产生等离子体。等离子体由自由电子触发，这些自由电于是加负偏压的电极的场发射或由其它方法产生的。自由电子从电场获得动能，并在气体内的运动过程中与气体分子碰撞而损失能量，这些能量使气体分子电离，即产生自由电子，这些自由电子又从电场中获得动能，使上述过程不断继续下去。因此当外电压大于击穿电压后，就在整

21、个反应腔内形成持续的等离子体。 用于干法刻蚀的等离子体内的电子浓度比较低，一般为10cm-3至1012cm-3数量级，在1Torr压强下，气体分子浓度比电子浓度大104至I07倍，气体的平均温度在50-100记之间，因此，等离子辅助干法刻蚀是一种低温工艺过程。,刻蚀机制、等离子体探测与终点的控制,等离子体刻蚀是利用基态或中性激发态物质的化学反应，将固态薄膜去除。等离子体刻蚀通常被气体放电所形成的带能量离子所增强或引发。,刻蚀机制,刻蚀工艺包括5个步骤： 1、刻蚀过程开始与等离子体刻蚀反应物的产生； 2、反应物通过扩散的方式穿过滞留气体层到达表面； 3、反应物被表面吸收； 4、通过化学反应产生挥

22、发性化合物； 5、化合物离开表面回到等离子体气流中，接着被抽气泵抽出。 基本刻蚀方式为： 物理方式：溅射刻蚀，正离子高速轰击表面； 化学方式：等离子体产生的中性反应物与物质表面相互作用产生挥发性产物。 化学方式有高腐蚀速率、高的选择比与低的离子轰击导致的缺陷，但有各向同性的刻蚀轮廓。物理方式可以产生各向同性的轮廓，但伴随低的选择比与高的离子轰击导致的缺陷。将二者结合，如反应离子刻蚀（RIE）。,等离子体探测,大多数的等离子体工艺中发出的射线范围在红外光到紫外光之间，一个简单的缝隙方法是利用光学发射光谱仪（OES）来测量这些发射光谱的强度与波长的关系。利用观测到的光谱波峰与已知的发射光谱比较，通

23、过可以决定出中性或离子物质的存在。物质相对的密度，也可以通过观察等离子体参数改变时光强度的改变而得到。这些由主要刻蚀剂或副产物所引起的发射信号在刻蚀终点开始上升或下降。,终点控制,干法刻蚀与湿法刻蚀的不同在于干法刻蚀对下层材料无法呈现足够的选择比。因此，必须配备一个用来探测刻蚀工艺结束点的监视器，即终点探测系统。激光干涉度量法用来持续控制晶片表面的刻蚀速率与终止点。在刻蚀过程中，从晶片表面反射的激光会来回振荡，这个振荡的发生是因为刻蚀层界面的上界面与下界面的反射光的相位干涉。因此这一层材料必须透光或半透光才能观测到振荡现象。振荡周期与薄膜厚度的变化关系为：,反应等离子体刻蚀技术与设备,一个反应

24、等离子体刻蚀反应器包括一个真空腔、抽气泵系统、电源供应产生器、压力探测器、流量控制器与终点探测器等。,反应离子刻蚀（RIE）,RIE已被广泛用于微电子工业，装置图如下所示。此刻蚀系统比传统的“桶装”刻蚀系统选择比要低，是由于强烈的物理溅射的关系。然而，选择比可以选择适当的化学刻蚀来改善。,平行板系统,电子回旋共振（ECR）等离子体刻蚀机,大多数的等离子体抗蚀机，除了三极RIE外，都无法提供独立控制等离子体参数的能力。导致轰击损伤的严重问题。ECR结合微波电源与静电场来驱使电子沿磁场线作一定角频率的回旋。当此频率等于外加微波频率时，电子能量与外加磁场产生共振耦合，造成大量的分解与电离。,其他高密

25、度等离子体刻蚀机,由于ULSI的线宽持续缩小，逼近传统的RIE系统极限，除了ECR系统外，其他形式的高密度等离子体源（HDP），如电感耦合等离子体源（ICP）、变压器耦合等离子体源（TCP）、表面波耦合等离子体源（SWP）也已开始发展。这些设备拥有高等离子体密度与低工艺压强。 另外，HDP等离子体源对衬底的损伤较小（因为衬底有独立的偏压源与侧电极电势），并有高的的各向异性（因为在低压下工作但有高活性的等离子体密度）。 然而，由于其复杂且成本较高，这些系统可能不会使用于非关键性的工艺，如侧壁间隔与平坦化工艺。,集成等离子体工艺,半导体晶片都是在洁净室里加工制作，以减少大气中的尘埃污染。当器件尺寸

26、缩小，尘埃的污染成为一个严重的问题。为了减少尘粒的污染，集成等离子体设备利用晶片操作机将晶片置于高真空环境中从一个反应腔移到另一个反应腔。同时可以增加产率。,反应等离子体刻蚀的应用,等离子体刻蚀系统已由应用于简单、整批的抗蚀剂剥蚀快速发展到大的单片晶片加工。下表列举了不同刻蚀工艺所用到的一些化学剂。,硅沟槽刻蚀,当器件尺寸缩小时，晶片表面用作隔离DRAM储存单元的储存电容与电路器件间的区域也会相对减少。这些表面隔离区域可以利用硅晶片的深沟槽刻蚀，再填入适当的介质或导体物质来减少其所占的面积。深沟槽深度通常超过5um，主要是用于形成存储电容，浅的沟槽其深度通常不会超过1um，一般用于器件间的隔离

27、。 氯基或溴基的化学剂对硅有高刻蚀速率，且对以二氧化硅为掩蔽层的硅刻蚀有高选择比。HBr+NF3+SF6+O2混合气可用于形成深度约7um的沟槽电容，此气体也用于浅沟槽的刻蚀。亚微米的深硅沟槽刻蚀时，常可观测到与高宽比有管的刻蚀，这是因深窄沟槽中的离子与中性原子的输运会受到限制。,图为硅沟槽平均刻蚀速率与高宽比的关系,多晶硅与多晶硅化物栅极刻蚀,多晶硅与多晶硅化物（即多晶硅上覆盖有低电阻金属硅化物）常用作MOS器件的栅极材料。各向异性刻蚀及对栅极氧化层的高选择比是栅极刻蚀时最重要的需求。 例如，对1G DRAM而言，其选择比需超过150（即多晶硅化物与栅极氧化层的刻蚀速率比为150:1）。 另外，为符合各向异性刻蚀与高选择比的要求，等离子体技术的趋势是利用一相对低的功率产生低压与高密度的等离子体。 大多数氯基与溴基化合物可用于栅极刻蚀而得到所需的各向异性与选择比。,介质刻蚀,定义介质层（尤其是二氧化硅与氮化硅）的图案是先进半导体制造技术中的关键工艺。因为具有较高的键结合能量，介质的刻蚀必须利用氟基增强等离子体。