ddr2-设计注意事项.doc

DDR2设计说明：1 芯片选择：MT47H64M16HR-37E2 管脚分配：单片DDR2占用管脚资源如下表，一片需要一个FPGA BANK：管脚数目占用BANK特殊要求数据线161DQS41需要连在CC_LC管脚地址线131控制线111时钟clk21需要连在CC_LC管脚将DDR2 SDRAM的所有有关的数据线，地址线，控制线，时钟线，均连到FPGA的SSTL18_II电平的BANK上。端接：SSTL18_II电平在Virtex5 的端接：使用DCI的端接如下图：具体电路的连接参照我们已经调通的一个板卡原理图设计。主要是：DDR2数据线、DQS信号等，与FPGA之间串接22欧姆电阻；对时钟、地址信号和控制信号通过47欧姆的电阻上拉至VTT(0.9V)，PCB设计上需要较多因素。 PCB布线顺序：数据线- 地址线- 控制线 - 时钟。其中数据线包括DQ/DQS/DM，它们都是在时钟的双沿发生操作。PCB布线要点：（1） 各种线的总长有要求；（2） 时钟（差分对）除了等长（ 50mil），要需要25mil的安全距离。两个时钟CK之间相差100mil之内。（3） 地址线不用等长，比时钟要长一些（4） 控制线比时钟要长一些（5） 每一个Data Group(8bits data + DQS + DM)在同一层走线。DDR2的数据线与DQS是源同步关系，等长处理。同组的数据线以DQS基准等长(2inch，或者通过仿真验证需要并行端接的情况下。并行端接电阻Rt取值大约为2Rs，Rs的取值范围是1033ohm，故Rt的取值范围为2266ohm。如果有必要的话，所有DDR的数据，地址，命令，控制线都是SSTL_2接口，要使用single-ended Parallel Termination，如上图。CKE也可以使用这种端接。导线宽度和间距：导线间距和导线宽度S1，S2，S3的定义如下： S1表示同一信号组内两相邻导线之间的间距 S2表示不同信号组之间两相邻导线之间的间距 S3表示导线的宽度 导线宽度选择为：导线间距选择：几点说明：1. DQS一般布线的位置是数据信号组内同一信号组中DQ走线的中间，因此DQS与DQS之间的间距一般不提 2. DQS与时钟信号线不相邻 3. 为了避免串扰，数据信号组与地址/命令/控制信号组之间的走线间距至少20mil，建议它们在不同的信号层走线 4. 时钟信号组走线尽量在内层，用来抑制EMI 导线走线长度所有DDR的差分时钟线CK与CK#必须在同一层布线，误差+-20mil，最好在内层布线以抑制EMI。如果系统有多个DDR器件的话，要用阻值100200ohm的电阻进行差分端接。(1) 若时钟线的分叉点到DDR器件的走线长度1000mil，要使用200240ohm的电阻差分端接，因为两个200240ohm的电阻并联值正好为100120ohm。如下图所示。 数据信号组的走线长度与时钟信号线的误差为+-500mil，组内同一信道的信号线走线误差为+-50mil，从而可以得到，组内不同信道的走线误差为+-1000mil，相同信道的DQS一般走线在DQ中间 地址线/命令/控制信号线与时钟信号走线的误差为+-400mil，组内走线误差为+-50mil 所有信号的走线长度控制在2inch(5cm)最好 去耦电容 推荐使用低ESL(2nH)的电容，大小在0.01uF0.22uF，其中0.01uF针对高频，0.22uF针对低频 建议使用钽电容。相对于电解电容来说，虽然它比较贵，但它具有较好的稳定性，较长的使用周期。一般电解电容随着使用时间的加长，性能下降较多 参考电压对于较轻的负载(4 DDR器件)，可使用IC来产生VREF。IC内部集成了两种电压VTT和VREF，其中VTT在重负载的情况下最高电流可达3.5A，平均电流为0A，VREF的电流比较小，一般只有3mA左右。VREF走线控制具体如下图所示：DDR的VTT设计当数据线地址线负载较重时，VTT的暂态电流峰值可达到3.5A左右，这种暂态电流的平均值为0A。一些情况下不需要VTT技术(并行端接)。 系统中有2个或更少的DDR 总线上需要的电流不是很高，中等左右 通过仿真验证不需要 VTT电压的产生一般用IC，厂商包括：Intersilm Philips, Semiconductors, Fairchild, National, TI等等。选用了IC实现VTT，推荐使用下面的原则： VTT用Rt端接地址/控制/命令信号线，端接数据信号组VTT=VDDQ/2 VTT并不端接时钟信号线，时钟信号线使用前面说的差分端接技术 VTT与VREF走线/平面在同一层，必须具有150mil的距离，推荐它们在不同层 VTT走线/平面需要至少2个47uF的解耦电容，2个100uF的电容。具体放置位置是VTT的两个端点（at each