微机原理及应用-ch(1).ppt

Review,数制（2，8，16，BCD） 数制转换（1.某进制-10进制 2.10进制到某进制 3.2-8（16），4.8（16）-2） 运算 逻辑运算 数值运算 原码 反码 补码 溢出：,第二章 8086微处理器,2.1 8086微处理器的内部结构 2.2 8086微处理器的引脚功能 2.3 8086CPU的工作模式 2.4 8086CPU的基本总线时序,重点及难点,重点： 存储器管理 Intel8086内部结构 难点： 8086处理器引脚含义及连接 8086CPU的总线时序,2.1 8086微处理器的内部结构,8086是Intel系列的16位微处理器，有16根数据线和20根地址线。 时钟频率:5MHZ、8MHZ、10MHZ I/O端口:64KB个(8位)，并且两个编号相邻的端口可以组合成一个16位端口。,字长：CPU可以一次处理的二进制数的位数,可寻址的地址空间达220=1MB。,一. 总体功能结构,8086CPU从功能结构上来讲，可以分为两大部分，即执行部件（Execution Unit, EU）和总线接口部件（Bus Interface Unit, BIU）,1. EU部件,负责指令的执行，包括通用寄存器、专用寄存器、标志寄 存器及运算器（ALU）等部分组成。,当指令要求将数据写到存储器或者I/O电路，或需从存储器和I/O电路读取数据时，EU向BIU发出请求，BIU自动完成这些操作 若执行的是一条转移指令，则存放在指令队列缓冲器中的指令就没有用了，应到新的地址单元去取出指令。BIU新取出的第一条指令将直接送到EU中去执行，随后重新填充指令队列缓冲器,（1）通用寄存器组,AX, BX, CX, DX: 存放16位数据或地址,AH, AL, BH, BL, CH, CL, DH, DL: 8位寄存器,主要用于存放I/O或存储器的端口地址。,(2) 专用寄存器SP、BP、SI、DI,（3） 算数逻辑单元ALU,主要是进行算术和逻辑运算的部件,（4）状态标志寄存器（Flag Register, FR）,8086 CPU的状态标志寄存器是一个16位的寄存器，9个位用作标志位，其中状态标志位有6个，控制标志有3个。 状态标志，用来表示运算结果的特征，它们是：CF、PF、AF、ZF、SF和OF；这6位都是逻辑值，判断结果为逻辑真（true）时其值为1；判断结果为逻辑假（false）时，其值为0。 控制标志，用来控制CPU的操作，IF、DF和TF。,e.g. A=10110110，B=01101000 则：A+B=1 0001 1110 CF=1（有进位）； PF=1（奇偶校验，运算结果中有偶数个1）； AF=0（辅助进位，低4位向高4位无借位）； ZF=0（运算结果不为0）； SF=0（符号标志，运算结果最高位D7为0）； OF=0（溢出标志，运算结果没超过范围 -128+127）。,1 0 1 1 0 1 1 0 + 0 1 1 0 1 0 0 0 1 0 0 0 1 1 1 1 0,2. BIU部件,负责CPU与外部即存贮器、I/O端口传送信息 。,BIU负责从指定内存单元中取出指令，送到指令队列缓冲器中排队 指令队列缓冲器是一个6字节的RAM存储器，队列中最多可同时存放6个字节的指令，取来的指令是按字节顺序存放的 当队列中有两个以上的指令字节空时，BIU会自动执行总线操作，继续取指令 在执行指令时，如果需要取操作数，则也由BIU从内存或者I/O口指定区域取出，送EU部件执行,BIU由四部分组成 ： (1) 四个16位的段地址寄存器： CS 代码段寄存器，定义代码段基址， 该段存放指令代码 DS 数据段寄存器，定义数据段基址 该段存放数据 ES 附加段寄存器，定义附加段基址 同DS类似 SS 堆栈段寄存器，定义堆栈段基址 该段做堆栈区使用 (2) 16位指令指针寄存器IP 。 (3) 20位的地址加法器。 (4) 6字节的指令队列 。,提供段基址以构成物理地址，不能参与算术逻辑运算,8086的指令执行方式,BIU,EU,8086CPU取指与执行并行进行，大大减少了等待取指令所需要的时间，提高了CPU的工作效率,传统处理器的执行方式,二. 存储器的管理,逻辑地址LA：是一相对地址，包含段寄存器的内容和段内偏移，某条指令的逻辑地址可表示为：CS：IP 段内偏移量EA：是指某存储单元离开该段段首址的字节数 物理地址PA：是指某个存储单元的实际20bit的地址，又叫绝对地址,物理地址=段基址16+偏移量,二进制：段基址左移四位，低位填0,十六进制：段基址左移一位，低位填0,物理地址=段基址左移4位（低位补0）+偏移量,注意： CS=0000H，IP=1051H， CS=0100H，IP=0051H，,相同的物理地址可以由不同的逻辑地址得到,物理地址01051H,物理地址01051H,三.8086内存的组织和CPU对存储器的访问,(1) 内存的组织形式,内存是按字节编址的，每个存储单元中存放一个8bit二进制数（一个字节，1Byte），若一个数据长度为2B（一个字），则放在连续两个单元中，高字节放高地址单元，低字节放低地址单元。字的地址用低字节存储地址表示。 存储器分成两个部分，每部分为512KB。一部分叫偶存储体，其中内存单元的地址码都是偶数如00000H、00002H等，该存储体的数据总线对应接CPU数据总线的低8位；另一部分叫奇存储体，其中内存单元的地址码都是奇数，如00001H、00003H等，该存储体的数据总线对应接CPU数据总线的高8位。,CPU的地址线A0作为偶存储体的片选信号。 BHE作为奇存储体的片选信号。,（2） CPU对内存的访问,（3） CPU对数据字的访问,CPU如要访问一个偶地址的数据字 ，那么用D15D0 16条数据总线可一次访问成功。若要访问一个奇地址的数据字到CPU，需要两次访问才能获得这个数据字。第一次用D15D8访问奇存储体的低字节，第二次用D7D0访问偶存储体的高字节。,为了提高对数据字的访问速度，应将数据字的低字节放在偶存储体中，即使数据字的地址码为偶数。这样在存储器中存储的数据字叫对准字。而地址码为奇数的数据字叫未对准字。,Review:8086微处理器,基本参数：16根数据线，20根地址线 结构：EU，BIU EU：四部分 BIU：四部分 物理地址的形成 内存的组织形式,2.22.3 8086CPU的工作模式和引脚功能,引脚的基本知识 引脚的功能 信号的流向 有效电平 三态能力 引脚的复用,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平高、低电平有效上升、下降边沿有效,以少量的引脚提供更多的功能,输出正常的低电平、高电平外，还可以输出高阻的第三态,一. 8086的两种工作模式,最小工作模式：即由8086组成的单处理器系统，所有的总线控制信号都由8086直接产生，系统中的总线控制逻辑电路被减到最少,最大工作模式：即由8086组成的中等规模或大规模系统，包含两个或多个处理器，8086为主处理器，其它为协处理器,二. 8086引脚图,8086为双列直插式封装，有40引脚，但总线信号量却大于40，故采用分时复用技术,（1）地址线、数据线和状态线,AD15AD0（双向，三态）：地址/数据分时复用总线 。为低16位地址/数据的复用引脚线。采用分时的多路转换方法来实现对地址线和数据线的复用。在DMA方式时，这些引线被浮空，置为高阻状态。 A19/S6、A18/S5、A17/S4、A16/S3（输出，三态）：地址/状态复用线。 BHE/S7 （输出，三态）：为高8位数据总线允许状态复用引脚。8086有16根数据线，可以用高8位数据线传送一个字节，也可以用低8位数据线传送一个字节，还可以一次传送一个字， BHE*是用来区分这几类传输的。,1. 最小模式下引脚信号及功能,（2）控制线,RD（输出，三态） ：读信号线，与M/IO配合使用 。 WR：写信号线（输出，三态） 。 M/IO(输出，三态)：存储器或I/O端口访问信号。 READY （输入） ：准备就绪信号 。是由选中的存储器或I/O端口送来的响应信号，当有效时（高电平），表示被访问的存储器或I/O端口已准备就绪，可完成一次数据传送。 INTR（输入）：可屏蔽中断请求信号 。,INTA（输出）：中断响应信号 。 CPU向外输出的中断响应信号，用于对外部中断源发出的中断请求的响应。 NMI （输入）：非可屏蔽中断请求信号 。 TEST（输入）：测试信号，低电平有效。信号和WAIT指令配合使用。当CPU执行WAIT指令时，CPU处于等待状态，并且每隔5个T对该信号进行一次测试，一旦检测到 TEST信号为低，则结束等待状态，继续执行WAIT指令下面的指令。WAIT指令是使CPU与外部硬件同步的，TEST相当于外部硬件的同步信号。 RESET（输入）：复位信号 ，输入，高电平有效 。,ALE（输出）：地址锁存允许信号 。 ALE下降沿锁存地址。 DT/R（输出，三态）：数据发送/接收控制信号 。在使用8286或74LS245数据收发器的最小模式系统中，用DT/ R来控制数据传送方向。DT/ R为低电平，进行数据接收（CPU读），即收发器把系统数据总线上的数据读进来。当CPU处在DMA方式时，此线浮空。 DEN（输出，三态）：数据允许信号 。在使用8286或74LS245数据收发器的最小模式系统中，允许收发器和系统数据总线进行数据传送。 HOLD（输入）：总线请求信号 。当系统中CPU之外的总线主设备要求使用总线时，通过HOLD引脚向CPU发出请求。,HLDA（输出）：总线请求响应信号 。当HLDA有效（高电平）时，表示CPU对总线请求主设备作出响应，同意让出总线，与CPU相连的三态引脚都被浮置为高阻态。 MN/MX：工作模式选择信号。,（3）其它,CLK：8086时钟信号 。 Vcc：电源。8086用单一的+5V电压。 GND：地线。,“引脚”小结,CPU引脚是系统总线的基本信号 可以分成三类信号： 16位数据线：D0D16 20位地址线：A0A19 控制线： ALE、M/IO、WR、RD、READY INTR、INTA、NMI，HOLD、HLDA RESET、CLK、Vcc、GND,三、 最小工作模式系统,最小模式硬件连接特点： MN/MX接高电平（+5V），决定了8086工作在最小模式 有3片8282或74LS373，用来做地址锁存器 当系统中所连存储器和外设较多时，需要增加数据总线的驱动能力，要用两片8286/8287作为总线（数据）收发器 有一片8284A，作为时钟发生器,1.地址锁存器8282或74LS373,具有三态输出的TTL电平锁存器 STB 电平锁存引脚 OE 输出允许引脚,8282,74LS373,具有三态输出的TTL电平锁存器 LE 电平锁存引脚 OE 输出允许引脚,2.数据收发器8286,8位双向缓冲器 控制端连接在一起， 低电平有效 可以双向导通 输出与输入同相,OE0，导通 T1 AB T0 AB OE1，不导通,3.时钟发生器8284,最小模式的总线形成,（1）20位地址总线 采用3个三态地址锁存器8282进行锁存和驱动 （2）16位数据总线 采用2个数据收发器8286进行驱动 （3）系统控制信号 由8086引脚直接提供,AD15 AD8,T,8286,D15 D8,BHE,BHE,2.4 8086CPU的基本总线控制时序,指令周期 执行一条指令所需的时间。一个指令周期由一个或几个总线周期组成。 总线周期 通过总线对存储器或I/O接口进行一次访问所需要的时间。一般包括4个时钟周期。 时钟周期 一个时钟脉冲所持续的时间。 4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 等待周期： 是在一个总线周期的T3和T4之间，CPU根据Ready信号来确定是否插