计算机组成原理总复习.ppt

2019/6/18,1,考试题型,单项选择题（每题2分，共30分） 填空题（每空1分，共20分） 简答题（共6题，第1题5分，其余每题7分，共40分） 综合题（共2题，每题5分） 希望大家认真复习，仔细审题，不要提前交卷！,第1章 绪论,计算机的分类,通用计算机分类 通用计算机根据体积、简易性、功率损耗、性能指标、数据存储容量、指令系统规模和机器价格等可以分为： 超级计算机 大型机 服务器 工作站 微型机 单片机,现代电子计算机的发展,第一代为19461957年，电子管计算机：数据处理 第二代为19581964年，晶体管计算机：工业控制 第三代为19651971年，中小规模集成电路计算机：小型计算机 第四代为19721990年，大规模和超大规模集成电路计算机：微型计算机 第五代为1991年开始，巨大规模集成电路计算机,计算机的硬件,冯诺依曼型计算机,存储器,输出,输入,运算器,控制器,计算机的软件,软件的组成与分类 计算机软件主要有两大类： 系统软件：用来简化程序设计，简化使用方法，提高计算机的使用效率，发挥和扩大计算机的功能及用途。 它包括以下四类：各种服务性程序、语言程序、操作系统、数据库管理系统 应用软件：用户利用计算机来解决某些问题而编制的程序。,7,第二章 运算方法和运算器,8,数据格式,计算机常用的数据表示格式有两种： 定点表示：小数点位置固定 浮点表示：小数点位置不固定,9,数据格式,IEEE754标准 基数R=2，基数固定，采用隐含方式来表示它。 32位的浮点数： S数的符号位，1位，在最高位，“0”表示正数，“1”表示负数。 M是尾数， 23位，在低位部分，采用纯小数表示 E是阶码，8位，采用移码表示。移码比较大小方便。 规格化： 尾数域最左位(最高有效位)总是1， 故这一位经常不予存储，而认为隐藏在小数点的左边。 采用这种方式时，将浮点数的指数真值e变成阶码E时，应将指数e加上一个固定的偏移值127(01111111)，即E=e+127。 移码比较大小方便。,10,数据格式,例1 若浮点数x的754标准存储格式为(41360000)16，求其浮点数的十进制数值。 解：将16进制数展开后，可得二制数格式为 0 100 00010011 0110 0000 0000 0000 0000 S 阶码(8位) 尾数(23位) 指数e=阶码-127=10000010-01111111=00000011=(3)10 包括隐藏位1的尾数 1.M=1.011 0110 0000 0000 0000 0000=1.011011 于是有 x=(-1)S1.M2e=+(1.011011)23=+1011.011=(11.375)10,11,数的机器码表示,数的机器码表示 真值:一般书写的数 机器码:机器中表示的数, 要解决在计算机内部数的正、负符号和小数点运算问题。 原码 反码 补码 移码,12,补码加减法,补码加法 公式：x+y补=x补+y补,13,补码加减法,补码减法 x-y补=x补+-y补,14,补码加减法,例 x=-0.1011,y=0.0111，求x+y。 x补=1.0101 y补=0.0111 x+y补=x补+y补=1.0101+0.0111=1.1100 x+y=-0.0100,15,溢出的检测,一、检测方法 1、双符号位法 0.1100, 0.1000,求。 结果出现了01的情况发生溢出，实际运算结果为正。,x补=00.1100 y补=00.1000 x+y补=x补+y补=00.1100+00.1000=01.0100,16,第三章 多层次的存储器,17,存储器分类,按存储器的读写功能分 只读存储器 (ROM) 读/写存储器,18,随机存取存储器（Random Access Memory）,静态MOS存储器 SRAM 动态MOS存储器 DRAM,19,存储系统分层结构,存储速度 单位成本,存储容量,外存/辅存,内存,20,存储器扩展,字长扩展(数据总线扩展) 各芯片并行工作 字数扩展(地址总线扩展) 同一时刻仅一芯片工作 字长、字数同时扩展,21,字长(位)扩展（DBUS） 2Kx2位 - 2Kx8位,A10-0,D1 D0,D7D6,一个存储系统容量为 N位，若使用k位的芯片，kN，共需要(N/k)个芯片 注：CS（chip select)片选信号,D5 D4,D3 D2,22,芯片表示的主存空间,8位,1,2,3,4,2048个 存储单元,D7,D6,D1,D0,各芯片地址范围,23,例1 设有32片256K1位的SRAM芯片 (1) 采用位扩展方法可构成多大容量的存储器？ (2) 该存储器需要多少字节地址位？ (3) 画出该存储器与CPU连接的结构图，设CPU的接 口信号有地址信号、数据信号、控制信号MREQ#和R/W#。,解：256K*1位SRAM芯片包含18根地址线 (1)32片256K1位的SRAM芯片可构成256K32位的存储器。 (2)如采用32位字编址方式，则需要18条地址线，因为218=256K Word。 如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。,24,A17-0,D31,D2,D1,D0,WE A CS 256K 1 D,WE A CS 256K 1 D,WE A CS 256K 1 D,WE A CS 256K 1 D,25,字数(字)扩展(ABUS) 8Kx8位-32Kx8位,A14-13,A12-0,一个存储系统容量为 M，若使用容量l的芯片，lM，共需要（M/l）个芯片,WE A CS 8K 8 D,WE A CS 8K 8 D,WE A CS 8K 8 D,WE A CS 8K 8 D,26,芯片表示的主存空间,8位,8K,8K,8K,8K,1,2,3,4,D7D6D1D0,地址,0 1 2,32767,各芯片地址范围,27,例2 设有若干片256K8位的SRAM芯片，问： (1) 采用字扩展方法构成2048KB存储器需多少片SRAM芯片？ (2) 该存储器需要多少字节地址位？ (3) 画出该存储器与CPU连接的结构图，设CPU的接口信号 有地址信号、数据信号、控制信号MREQ#和R/W#。,解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线，因为221=2048K，其中高3 位经过译码器输出后用于芯片选择,低18位 作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。,28,A20-18,A17-0,D7D0,WE A CS 256K 8 D,WE A CS 256K 8 D,WE A CS 256K 8 D,WE A CS 256K 8 D,D7D0,D7D0,D7D0,29,综合扩展 8Kx8位 - 32Kx32位,11,2-4译码,10,01,00,A14-13,A12-0,A12-0,OE#,MREQ#,R/W#,CPU,D31D0,D31D0,D31D0,D31D0,D31D0,WE A CS 8Kx8 4片 D,WE A CS 8Kx8 4片 D,WE A CS 8Kx8 4片 D,WE A CS 8Kx8 4片 D,一个存储系统容量为 M*N位，若使用l*k位的芯片，lM,kN，共需要（M/l）*(N/k)个芯片,D7D0,30,例3 设有若干片256K8位的SRAM芯片，问： (1) 如何构成2048K32位的存储器？ (2) 需要多少片RAM芯片？ (3) 该存储器需要多少字节地址位？ (4) 画出该存储器与CPU连接的结构图，设CPU的接口信号 有地址信号、数据信号、控制信号MREQ#和R/W#。,解：256K*8位SRAM芯片包含18根地址线 (1)采用字位扩展的方法。 (2)需要(2048/256)x(32/8）=32片SRAM芯片。 (3)2048 K x 32bit=221 x 4 byte=223 byte 故需要23根地址线,31,首先进行位扩展，构成32bit需要4片256K*8bit芯片，4片构成一组。 按照新构成的存储组进行字扩展，需要2048/256=8组 字扩展中的各个部件串行工作，需要片选，利用3-8译码器进行片选即可。,32,A20-18,A17-0,例：设CPU共有16根地址线和8根数据线，并用MREQ作为访存控制信号，WR作为读/写命令信号(高为读，低为写)。设计一个容量为32KB、地址范围为0000H7FFFH的主存储器。说明设计方案。,解：芯片容量为：8K8bits=8KB 32KB容量的存储器需要4片8KB存储芯片； 4芯片地址分配如下： 芯片0：0000H1FFFH 芯片1：2000H3FFFH 芯片2：4000H5FFFH 芯片3：6000H7FFFH 芯片译码地址分配如下： A13A14A15对应3-8译码器的输入端ABC，Y0Y3译码输出分别选择芯片0芯片3的片选CS； WR输出至存储芯片的WE端，MREQ直接输出至G1，反相输出至G2AG2B。,35,存储器访问的局部性原理,经过对处理器访问主存储器情况的统计发现，无论是取指令还是存取数据，处理器访问的存储单元趋向于聚集在一个相对较小的连续存储单元区域内。这种现象称为存储器访问的局部性原理。,36,主存与cache地址映射关系,利用某种方法或者规则将主存块定位到cache，称为地址映射 全相联 (fully-associated) 直接相联 (direct mapped) 组相联 (set-associated),37,Cache全相联映射,第0块,第0块,第1块,第n-1块,L0,L1,Ln-1,Cache,主存,主存中任何一块均可定位于 Cache中的任意一块, 可提高命中率，但是硬件开销增加,38,Cache全相联映射,第0块,第0块,第1块,第n-1块,L0,L1,Ln-1,块表,主存,&,&,命中,未命中,Cache,比较器,39,1、将地址分为两部分（块号和字），在内存块写入Cache时，同时写入块号标记； 2、CPU给出访问地址后，也将地址分为两部分（块号和字），比较电路块号与Cache表中的标记进行比较，相同表示命中，访问相应单元；如果没有命中访问内存，CPU 直接访问内存，并将被访问内存的相对应块写入Cache。,Cache全相联映射,40,应用场合,可灵活的进行块的映射，一对多映射 cache全部装满后才会出现块冲突 块冲突的概率低，cache利用率高 命中率高 相应的淘汰算法复杂,41,第0块,Cache直接相联映射,第0块,第0区,第m区,第1块,第mn块,第mn+1块,第mn+2块,第(m+1)n-1块,Cache,主存,第1区,第2区,主存分割成若干个 与cache大小相同的区 Cache块号i, 共n块，主存块号j,i=j mod n,42,第0块,Cache直接相联映射,第0块,第0区,第m区,第1块,第mn块,第mn+1块,第mn+2块,第(m+1)n-1块,Tag1,Tagn-1,Cache,主存,第1区,第2区,主存分割成若干个与cache大小相同的区,比较器,&,&,命中,未命中,43,基本原理 利用行号选择相应行； 把行标记与CPU访问地址进行比较，相同表示命中，访问Cache； 如果没有命中，访问内存，并将相应块写入Cache,Cache直接相联映射,44,应用场合,块映射速度快，一对一映射，无须查表 cache容易冲突，cache利用率低 命中率低 相应的淘汰算法简单,45,组相联映射方式,前两者的组合 Cache分组，组间采用直接映射方式，组内采用全相联的映射方式 Cache分组U，组内容量V 映射方法（一对多） q= j mod u 主存第j块内容拷贝到Cache的q组中的某行 地址变换 设主存地址x，看是不是在cache中， 先y= x mod u，则在y组中一次查找,46,组相联映射方式,47,组相联映射方式,例：一个组相联Cache由64个行组成，每组4行。主存储器包含4K个块，每块128字。请表示内存地址的格式。 解：块大小=行大小=2w个字=128=27 w=7 每组的行数=k=4 Cache的行数=kv=K x 2d=4 x 2d=64 d=4 组数v=2d=24=16 主存的块数=2s=4K=212 s=12 标记大小（s-d）位=12-4=8 主存地址长度 （s+w）=19位 主存地址单元数 2s+w=219,48,组相联映射方式,例：一个两路组相联Cache总共8k字节，每行16个字节。主存64M字节，按字节寻址。给出内存地址的格式。,解：主存64M，地址总线是26位。 每行16个字节，也就是每个数据块16个字节，2的4 次方等于16。 块大小=行大小=2w个字节=16=24 w=4 Cache中的组数=k=8k/（16x2）=256=28 标记大小（s-d）位=26-8-4=14,49,第四章 指令系统,50,2、指令系统基本概念 指令：就是要计算机执行某种操作的命令。从计算机组成的层次结构来说，计算机的指令有微指令、机器指令和宏指令之分。 微指令是微程序级的命令，它属于硬件:是控制部件通过控制线向执行部件发出各种控制命令的。 宏指令：由若干条机器指令组成的软件指令，它属于软件； 机器指令：介于微指令与宏指令之间，通常简称为指令，每一条指令可完成一个独立的算术运算或逻辑运算操作。 本章所讨论的指令，是机器指令。,51,2、指令系统基本概念 一台计算机中所有机器指令的集合，称为这台计算机的指令系统。 指令系统是表征一台计算机性能的重要因素，它