ad9739使用经验分享

AD9739 使用经验分享-张亢AD9739 是一款 14 位的射频 D/A 转换器，采样时钟速率最高可以达到 2.5G，是目前 ADI 公司高速 DA 产品中转换速率最高的一款芯片，作者使用这款芯片已经有 1 年多的时间，现在和大家分享自己总结的经验，并且讨论目前存在的问题。一 芯片功能简介 图 1 AD9739 功能框图图 1 为 AD9739 的功能框图，主要分为 3 个部分：（1 ）配置部分：AD9739 内部有多达 54 个寄存器，用来控制芯片的数据接收，多芯片同步，Mu clock 工作，输出电流等功能，并且有部分寄存器是指示寄存器(只读) ，用户可以通过读出这些指示寄存器的值来确认芯片目前的工作状态。（2）时钟部分： AD9739 芯片所有时钟全部为差分时钟，共 5 对，分别为：DACCLK_P/N： DA 芯片的时钟输入DCO_P/N:数据输出时钟，传输给 MCU。DCI_P/N:数据输入时钟，MCU 收到 DCO_P/N 信号后，将产生数据和 DCI_P/N 信号，并且保证 DCI_P/N 的采样沿可以采到数据的有效部分，保证数据传输的正确性。SYNC_OUT_P/N 和 SYNC_IN_P/N 为多芯片同步时钟，这里不予讨论（3）数据部分：芯片使用了双端口 DB013:0和 DB113:0同时传输数据，这样可以将数据的传输速率降为芯片时钟的一半，可以提高数据传输的正确性，然后在芯片内部将从两端口收到的数据组合成一组。AD9739 采集数据使用的是 DDR 模式，即用 DCI_P/N 的上升沿和下降沿同时采集数据，这样数据时钟的频率是芯片时钟的 1/4，是数据传输速率的 1/2。降低时钟的传输频率就意味着可以提高时钟的质量，这也可以提高高速传输中数据的正确率。二 芯片布局布线在介绍 AD9739 芯片前首先简单介绍一下 PCB，PCB 共 12 层，其中第 1、3、5、7、10、12 为信号层，第 2、4、6、8、9、11 为电源和底层。AD9739 芯片是 RFDA 转换器，布线时需要考虑的问题较多，作者在布线时结合 AD9739 的开发板和自己的经验，考虑到的问题如下：（1）布线：AD9739 有两组数据端口，有 3 种布线方案：a.两组数据端口都走微带线。b.一组数据端口走微带线，一组数据端口走带状线。c.两组数据端口都走带状线。方案 a 的缺点在于 AD9739 是 BGA 封装，2 组数据端口呈 14 行 4 列排列，这样就不可能将所有的数据线和时钟线都布为微带线（表层走线）。方案 b 的缺点是 AD9739 芯片将在 DCI_P/N 的上升沿（下降沿）同时采集 DB0 和 DB1 的数据，在布线时就要保证 DB0 和 DB1 两组数据线的传输条件相同，这样一组数据走微带线一组走带状线也因为微带线和带状线的传输延时不同和一组的传输路径有过孔另外一组没有而舍弃。过孔带来的问题主要有 2 个：第一个为传输路径的阻抗不连续，方案 c 中在每对数据线和时钟线中都引入了一对过孔，让两组共 28 对数据线和 2 对时钟线的传输情况相同。第二个问题是如果信号的传输路径只使用了通孔的一小段，那么通孔未被使用的部分将对信号的完整性造成一定的影响。在板卡设计中 DB0 通过 FANOUT 和盲孔走线走在第 3 层， DB1 通过 FANOUT 和通孔走在第 10 层，尽可能消除或者减小未使用的那段过孔对信号完整性造成的影响（见图 2 左侧两列为 DB1 和通孔，右侧两列为 DB0 和盲孔）。图 2（2 ）阻抗匹配：AD9739 与 MCU（板卡中使用的是 Altera 公司的 EP3SL150）的数据和时钟接口全部为 LVDS 电平，所以在高速传输中差分信号线的差分特征阻抗必须是100 欧姆，带状线特征阻抗的计算公式见公式（1）：由公式（ 1）知可以通过改变线宽 W 和线与参考平面距离 H 来改变特征阻抗。也可以通过阻抗计算软件或者咨询 PCB 制版公司来确保传输线的差分阻抗为 100 欧姆。（3 ）数据线和时钟线等长：因为 FPGA 芯片在接收到 AD9739 给的 DCO_P/N 信号后采用源同步传输方式，同时传输 DCI_P/N 和 DB0、DB1 信号，此时 DCI_P/N 信号确保可以正确采样 DB0 和 DB1 中的数据。在保证 MCU 和 AD9739 芯片之间的数据线和时钟线长度等长后，就可以保证在 AD9739 的时钟接收端 DCI_P/N 仍然可以正确采样DB0 和 DB1 中的数据。三 测试程序框图板卡中使用的 MCU 是 altera 公司的 EP3SL150F1152 芯片，它在左右两侧的 bank 中嵌入了高速收发模块，适合高速数据的接受和发送。图三为测试框图：测试程序中使用了 ALTLVDS 和 ALTRAM 两个基本宏。其中 RAM 使用.mif 文件（使用 Matlab 得到）预先初始化。LVDS 在收到 AD9739 发送的 DCO_P/N 信号后，发送RDCLK 信号给 RAM,从 RAM 中读取已经存储好的数据。ALTLVDS 收到数据后，向 AD9739 发送数据 DB0、DB1 和 DCI_P/N 其中时钟和数据之间的相位关系是可以通过软件调节的，这样可以保证 DCI_P/N 的上升沿和下降沿可以采到数据 DB0 和 DB1 的有效部分，实现源同步传输。四 测试结果测试时使用的示波器是：泰克 DPO4104。带宽：1GHz。采样率：5GS/S。测试信号：输出信号为-350MHz+350MHz 的线性调频信号。时钟频率：1.4GHz。测试结果：见图 4 和图 5。五 存在的问题AD9739 的采样时钟最高可以达到 2.5GHz，时钟频率在 800MHz 到 1.4GHz 之间输出宽带线性调频信号时可以得到稳定的波形，时钟在 1.4GHz 到 1.8GHz 之间输出的波形会出现杂频干扰，究其原因可能是 MU clock 失锁然后又跟踪锁定所致，时钟在 1.8GHz 以上已经无法输出宽带线性调频信号。现在还没有将 AD9739 的性能全部发挥出来，究其原因，可能有以下几点：（1）AD9739 的时钟电路未使用 datasheet 推介的 ADCLK914，使用了时钟分发芯片 ICS853111B,2 个时钟芯片的性能有所不同，可能会导致时钟频率过高时信号质量过差。如 ADCLK914 的最高频率可以到 7.5GHz，传播延时为 160ps。ICS853111B 的最高频率为 3GHz，传播延时为 495ps。 图 4 RZ 模式下 AD9739 输出的信号图 5 normal 模式下 AD9739 输出的波形（2）由于 FPGA 芯片高速收发器之间的距离就是其引脚之间的距离，是固定的 39.37mil，所以时钟频率提高的同时也提高了数据的传输速率，这样可