modified_booth详细设计方案

Modified_booth 详细设计方案 1. Modified_booth 简介： BOOTH 乘法器的改良型，实现了减半乘积次数。即数据吞吐量提高了一倍。 2. Modified_booth 规格： 本 实 验 实 现 了 一 个 16 位 补 码 乘 法 器 。 3. 实现原理 假 设 B 是 4 位 位 宽 的 乘 数 ， 那 么 Booth 算 法 就 会 对 B0:-1,B1:0,B2:1,B 3:2加 码 ， 而 使 乘 法 简 化 。 而 Modified_Booth 算 法 则 是 对 B1:-1,B3:1加 码 从 而 减 半 了 乘 积 次 数 。 站 在 位 操 作 上 现 在 我 们 从 数 学 角 度 证 明 该 算 法 ： 假 设 AxB ， AB 均 为 位 宽 为 4 的 补 码 B2B1B0 操 作 结 果 000 无 操 作 ， 右 移 两 位 001 +被 乘 数 ， 右 移 两 位 +Ax4i 010 +被 乘 数 ， 右 移 两 位 +Ax4i 011 右 移 一 位 ， +被 乘 数 ， 右 移 一 位 +2Ax4i 100 右 移 一 位 ， -被 乘 数 ， 右 移 一 位 -2Ax4i 101 -被 乘 数 ， 右 移 两 位 -Ax4i 110 -被 乘 数 ， 右 移 两 位 -Ax4i 111 无 操 作 ， 右 移 两 位 我 们 可 以 发 现 操 作 结 果 其 实 就 是 (B1B0 B2B1)xAx4i 故 B=B3 B2 B1 B0 0 A(B0 0 B1 B0) + A(B2 B1 B3 B2)x4 =A(B0 0 B1 B0 + B2 B1 0 0 + B3 B2 0 0) =A(B0 0 B1 0 + 0 B0 + B2 0 0 0 + B1 0 0 +B3 0 0 0 + B2 0 0 0) =A(B2 B1 B0 B3 0 0 0) =AB (这 里 B2 0 0 0 类 型 的 数 是 二 进 制 数 ) B2 B1 B0 B3 0 0 0 如 上 一 篇 Booth 乘 法 器 介 绍 的 那 样 ， 是 讲 B 换 为 相 应 的 十 进 制 数 。 相 当 于 有 B 个 A 相 加 ， A 是 补 码 ， 自 然 结 果 也 是 相 应 的 补 码 数 。 根 据 上 面 的 算 法 ， 可 以 得 到 下 面 的 核 心 代 码 ， 当 然 还 有 很 多 形 式 ， 但 理 念 是 不 变 的 。 4d1,4d2,4d3,4d4,4d5,4d6,4d7,4d8 : begin if(b2:0=3b001 | b2:0=3b010) begin P_r 2d2); i 2d2); i = i + 1b1; end 4d9 : begin done_r = 1b1; i = i + 1b1; end 4d10 : begin done_r = 1b0; i = 4d0; end default : i = 4d0; endcase assign done = done_r; assign P = P_r; endmodule Verilog HDL 仿真代码为： timescale 1 ns/ 1 ns module modified_booth_vlg_tst(); reg 15:0 A; reg 15:0 B; reg clk; reg rst_n; reg start; / wires wire 31:0 P; wire done; / assign statements (if any) modified_booth i1 ( .A(A), .B(B), .P(P), .clk(clk), .done(done), .rst_n(rst_n), .start(start) ); initial begin rst_n = 1b0; clk = 1b1; #20 rst_n =1b1; forever #10 clk = clk; end reg3:0 i; always (posedge clk or negedge rst_n) if(!rst_n) begin A = 16d0; B = 16d0; start = 1b0; i = 4d0; end else case(i) 4d0 : begin if(done) begin start = 1b0; i = i + 1b1; end else begin A = 16HFF11; B = 16HF000; start = 1b1; end end 4d1 : begin if(done) begin start = 1b0; i = i + 1b1; end else begin A = 16H1111; B = 16H0400; start = 1b1; end end 4d2 : begin if(done) begin start = 1b0; i = i + 1b1; end else begin A = 16H0F11; B = 16H2000; start = 1b1; end end 4d3 : begin if(done) begin start = 1b0; i = i + 1b1; end else be