基于ddr2控制器的主从结构dll的研究与设计

基于 DDR2 控制器的主从结构 DLL 的研究与设计 谢凤英 陈圣兵 摘要:提出了一种适用于 DDR2 控制器的主从结构的 DLL 的研究与设计,在不同的工艺、 电压和温度(PVT)条件下,DLL 所产生的时钟保证 DDR2 在读数据时 ,数据经过传输线传输后 能被正确的采样;写数据时,DLL 产生的时钟能精准地控制倍率转化。模拟仿真结果表明在 0.13m CMOS 工艺下,该结构具有良好的性能特性,满足设计要求。该结构同样可用于其它 需要固定延迟的电路。 关键词:DDR2;倍率转换;主从延迟锁定环; A Master-slave Delay- locked Loop Structure for DDR2 Controller XIE Feng-ying1, CHEN Sheng-bing2 (1.CETC No.38 Research Institute, Hefei 230031,China; 2.Key Lab of IC data rate conversion; master-slave DLL 1 引言 DDR2 的控制器设计是 IC 设计的重点和难点,而控制器的时钟控制更是控制器设计的 核心。本文针对 DDR2 控制器的时钟产生提出一种复合结构的 DLL 作为 DDR2 控制器的 时钟产生器,控制读写数据时的相移和倍频。 DDR2 由于充分利用了时钟的正负边沿而具有高效的双数据率传输结构。这样在芯片 的接收端存在一个倍率转化的问题。主锁定环 MDLL 产生基于参考时钟的 4 个固定相移的 时钟:clk_0 、clk_90、clk_180、clk_270。这 4 个时钟为写数据时的数据信道和命令信道提 供了倍率转化所需的控制时钟。在读数据时,以 clk_0 作参考,主从锁定环 M DLL 对由 SDRAM 送出的采样时钟 DQS 进行 90 度相移,得到一个新的时钟 DQS90,因 DQS90 处于数 据 DQ 的中央,从而得到最佳的建立时间和维持时间,保证了在时钟 DQS90 下 DQ 的正确采 样。 下面分析从 DDR2 的读写过程,提出 DD2 读写数据所需时钟的要求和特性 ?,然后针对该 要求引入主从锁定环的设计。 2DDR2 SDRAM 的读写时序 DDR2 写数据的主要时序如图 1(a)所示,其中,do1:0为用户端写入数据,经 clk_0 采样后, 在 clk_0 的下一个时钟 ,数据 do0被 clk_0 上升沿采样送出到 IO 端口,数据 do1被半个周期 后的 clk_180 的上升沿采样送出到同一 IO 端口,这样就完成了单数据率到双数据率的转换问 题。对于命令通道,其倍率转化和数据是一样的,只是倍率转化利用的时钟是 clk_90、clk_270。所以,在写数据时,就要有精确相移 4 个时钟: clk_0、clk_90、clk_180、clk_270 。 图 1(b)为 DDR2 读数据时的主要时序。读数据时存储器送出数据 DQ 的同时送出数据 同步时钟信号 DQS、DQS_B, 它们与数据 DQ 是边缘对齐 ,为了保证在不同的条件下时钟 DQS 能采到正确的数据 DQ,需要把 DQS、DQS_B 延迟 90 度相位产生新的时钟 DQS90、 DQS90_B,这样保证了时钟信号 DQS90、DQS90_B 正好处于 DQ 的中央,即为中央 对齐。DQ 被 DQS90、DQS90_B 正确采样后被送到一个时钟转换域 FIFO 里,然后被控制器 的主时钟 rclk 读出 ,同时完成了双数据率到单数据率的转换。所以,读数据时需要一电路对 DQS、DQS_B 进行 90 度固定相移。 3 延迟锁定环 DLL 电路 结构和工作原理 3.1 主锁定环(master DLL)电路图 主锁定环 MDLL 电路模块结构图如图 2 所示。 这个电路模块包括一对延迟可调的缓冲器, 鉴相器( PD) , 电荷泵(CP) , 低通滤波 ( LPF) ,偏置电压产生电路,和压控延时线 (VCDL) 。输入时钟信号(REFCLK) 经过可控延时 线后,输出 5 个时钟:clk_0、 clk_90、clk_180、clk_270 和 clk_360,每个时钟都相对于前一个 时钟延时 90 度相位。其中 clk_0 是 ref-clk 经过一个缓冲器直接得到。Clk_0 和延迟了一个 时钟周期的 clk_360 被送入到鉴相器中, 检测出相位差。鉴相器的输出信号(Speed-up 和 Slow-down) 经过电荷泵和低通滤波器综合后产生一个控制电压(VC)。控制电压(VC) 再通 过一个偏置电压产生电路产生了控制 PMOS 管的偏置电压 VBP 和控制 NMOS 管的偏置电 压 VBN。VBP 和 VBN 通过控制压控延时线(VCDL) 从而改变输入时钟信号的延时, 直到输 入时钟信号和输出时钟信号的相位差为零。MDLL 输出的信号 clk_0、clk_90、clk_180 、clk_270 依次相移 90 度,完全匹配 DDR2 写数据时要求,用于数据 信道和命令信道倍频的时钟控制。 3.2 主从锁定环 MSDLL(master-slave DLL)电路 主从锁定环 MSDLL 电路包括一个 MDLL、前端控制电路和从属延迟线(slave delay line)组成,其前端控制电路结构与 MDLL 一致,从属延迟线由完全一样的三组电路构成, 每个延迟线的长度是 MDLL 的 1/4。电路模块结构图如图 3 所示。MSDLL 的控制电路结 构和工作原理与 MDLL 相同。其中延迟线 1 和延迟线 2 的输入为一对差分时钟信号 DQS 和 DQSB。延迟线 0 的输入时钟是 MDLL 产生的时钟信号 clk_0。MDLL 的输出 clk_0 经过 从属延迟线(slave delay line), 经过 90 度相移后输入到鉴相器与 clk_90 作比较,检测出相位差。 鉴相器的输出信号在经过一系列控制电路转化成偏置电压 VBP、VBN 输入到三条从属延 迟线,VBP 、VBN 控制并改变输入时钟信号 clk_0 的延时, 直到延迟线 0 的输出和鉴相器的 输入 clk_90 的相位差为零,此时相位被锁定。clk_0 被从属延迟线延迟 90 度相位。因为完全 相同的三条从属延迟线在同一对偏置电压下,所以 DQS 和 DQSB 也相应地被延时 90 度相位,从 而产生了新的时钟信号 DQS_90、DQSB_90。DQS_90 、 DQSB_90 为 DDR2 读数据提供正 确的时钟。 3.3 主要特点和性能优势 主延迟锁定环 MDLL 的延迟线 VCDL 锁定的是一个时钟周期，这样的结构和工作原 理使得锁定环更容易启动和相位锁定，并避免错误的锁定。因为只有一个时钟周期的延迟 锁定，延迟线也相对较短，短的延迟线能够有效的减少功耗，更少的抖动，和更少的面积。 而主从结构的 MSDLL 是采用了和 MDLL 一样的控制电路和延时单元。当 MDLL