EDA简易数字频率计课程设计说明书.doc

课程设计说明书课程设计说明书 1 1 引言 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、 测量结果都有十分密切的关系，因此频率的测量就显得更加重要。稳定的时钟在 高性能电子系统中有着举足轻重的作用，直接决定系统性能的优劣。随着电子技 术的发展，测频系统使用时钟测频，提高频技术有了相当大的发展，但不管是何 种测频方法，1 个计数误差始终是限制测频精度进一步提高的一个重要因素。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多， 连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场 可编程门阵列 fpga 的广泛应用，以 eda 工具作为开发手段，运用 vhdl 等硬件 描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。 本次课设所设计的为易数字频率计，用于测量方波信号的频率并显示测量结 果。 课程设计说明书课程设计说明书 2 2 总体介绍 2.1eda、fpga、vhdl 介绍 eda 是电子设计自动化（electronic design automation）的缩写，在 20 世纪 90 年代初从计算机辅助设计（cad） 、计算机辅助制造（cam） 、计算机辅助测试 （cat）和计算机辅助工程（cae）的概念发展而来的。eda 技术就是以计算机 为工具，设计者在 eda 软件平台上，用硬件描述语言 hdl 完成设计文件，然后 由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真， 直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 fpga 是英文 field programmable gate array 的缩写，即现场可编程门阵列， 它是在 pal、gal、epld 等可编程器件的基础上进一步发展的产物。它是作为 专用集成电路(asic)领域中的一种半定制电路而出现的，既解决了定制电路的不 足，又克服了原有可编程器件门电路数有限的缺点。fpga 的基本特点主要有：采 用 fpga 设计 asic 电路，用户不需要投片生产，就能得到合用的芯片；fpga 可 做其它全定制或半定$0asic 电路的中试样片；fpga 内部有丰富的触发器和 io 引脚；fpga 是 asic 电路中设计周期最短、开发费用最低、风险最小的器件之一； fpga 采用高速 chmos 工艺，功耗低，可以与 cmos、ttl 电平兼容。 vhdl 的英文全名是 veryhighspeed integrated circuit hardware description language，诞生于 1982 年。1987 年底，vhdl 被 ieee 和美国国防部认为标准硬 件描述语言。自 ieee 公布了 vhdl 的标准版本，ieee-1076(简称 87 版)之后，各 eda 公司相继推出了自己的 vhdl 设计环境，或宣布自己的设计工具可以和 vhdl 接口。此后 vhdl 在电子设计领域得到了广泛的接受，并逐步取代了原有 的非标准的硬件描述语言。1993 年，ieee 对 vhdl 进行了修订，从更高的抽象 层次和系统描述能力上扩展 vhdl 的内容，公布了新版本的 vhdl，即 ieee 标 准的 10761993 版本，(简称 93 版)。现在，vhdl 和 verilog 作为 ieee 的工业 标准硬件描述语言，又得到众多 eda 公司的支持，在电子工程领域，已成为事实 上的通用硬件描述语言。vhdl 主要用于描述数字系统的结构，行为，功能和接 口。除了含有许多具有硬件特征的语句外，vhdl 的语言形式和描述风格与句法 是十分类似于一般的计算机高级语言。vhdl 的程序结构特点是将一项工程设计， 或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部 分及端口)和内部(或称不可视部分)。在对一个设计实体定义了外部界面后，一旦 其内部丌发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成 内外部分的概念是 vhdl 系统设计的基本点。vhdl 丰富的仿真语句和库函数， 使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进 课程设计说明书课程设计说明书 3 行仿真模拟。 2.2 技术指标 2.2.1 整体功能要求 本次课设所设计的简易数字频率计可用于对 1hz-10mhz 的方波信号进行测量， 并在 4 位数码管上显示。并且根据不同的待测方波信号，频率计分为 4 个量程进 行测量，四个量程分别为乘 1，乘 10，乘 100，乘 1000 量程。此频率计具有记忆 功能，在测量过程中不刷新数据，等数据测量过程结束后才显示测量值，显示测 量的频率值，并保存到下一次测量结束；此频率计要设有一个整体复位控制。 数字频率计的整体结构要求如图 2-1 所示。图中被测信号为外部信号，送入测 量 电路进行处理、测量，档位转换用于选择测试频率进一步选择量程。 2.2.2 设计思路 用于频率测量的方法有很多，频率测量的准确度主要取决于所测量的频率范围以 及被测对象的特点。而测量所能达到的精度，不仅仅取决于作为标准使用的频率 源的精度，也取决于所使用的测量设备和测量方法。 所谓频率，就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔 t 内 测得这个周期性信号的重复变化次数为 n，则其频率可表示为 f=n/t 。 数字频率计的主要功能是测量周期信号的频率。频率是单位时间（ 1s ）内信号 发生周期变化的次数。如果我们能在给定的 1s 时间内对信号波形计数，并将计 档位转换 被测信号测量电路 显示电路存储电路 图 2-1 系统结构图 课程设计说明书课程设计说明书 4 数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定 与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信 号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。 因此本次课设中使用 3mhz 的 clk 作为基准频率，用于对系统计时。当对 clk 上升沿计数的同时对被测频率 clkin 出现的上升沿进行计数。若 clk 出现 3000000 个时钟上升沿时则为 1 秒钟时长，此时被测频率 clkin 出现的时钟上升沿个数即为 clkin 乘 1 档的频率值；若需测量乘 10 档的 clkin 的频率值，则当 clk 出现 300000 个时钟上升沿时为 0.1 秒钟时长，此时停止对 clk、clkin 时钟上升沿的计数，此时 clkin 上升沿的个数即为乘 10 档的 clkin 频率值；同理若需测量乘 100 档的 clkin 的 频率值，则当 clk 出现 30000 个时钟上升沿时则为 0.01 秒钟时长，此时停止对 clk、clkin 时钟上升沿的计数，此时 clkin 数即为乘 100 档的 clkin 的频率值；若需 测量乘 1000 档的 clkin 频率值，当 clk 出现 3000 个时钟上升沿时则为 0.001 秒钟 时长，此时停止对 clk、clkin 时钟上升沿的计数，此时 clkin 的计数个数即为乘 1000 档的频率值。从而实现根据不同的待测方波信号，频率计分为乘 1，乘 10， 乘 100，乘 1000 量程。 当测量结束后，将测量结果送入所设计的 ram 中进行存储。若本次测量值与 上次测量值相同则直接对测量值进行存储，将测量结果存入 mem0单元中。若不 相同，则将上次测量值存入 mem1单元中，将本次测量结果存入 mem0单元中。 存储结束后，若需显示本次测量结果，则直接输出 ram 中 mem0单元的值，若 需输出上次测量结果，则输出 ram 中 mem1单元的值。从而实现显示本次测量 的频率值，并保存到下一次测量结束，可以显示上次测量结果。 2.3 方案论证 本次课设中使用 3mhz 的基准频率做为测频的时钟脉冲，通过基准脉冲确定 时间，从而确定 1s 内被测 clkin 的频率，来确定被测频率的大小。通过不同的时 间量程来确定不同档位切换后该频率值大小的，来实现在不同量程下进行测量。 将被测频率送入 ram 中存储，实现显示测量的频率值，并保存到下一次测量结束 的要求；此频率计设有一个整体复位控制，实现对存储单元以及计数单元的清零 工作。从理论上认为本次课设可行并付诸实践。 课程设计说明书课程设计说明书 5 3 单元电路设计 通过整体设计思路与可以确定本次课设的模块部分为计数单元和 ram 存储单 元元两个基本模块。 3.1 quartus 简单介绍 本次课设使用的软件为 quartus ，以下对其使用进行简单介绍。打开 quartus 进入其主机面，在“file”菜单下选中“new progect wizard”选项根据 提示进行新工程的创建，需要注意顶层文件名应与工程的实体名称一致；并需注 意所选器件为“acex1k”系列的“ep1k30tc144-3” 。新建工程完成后新建 vhdl 文件，在“file”菜单下选中“new”选项选择“vhdl file”选项新建 完成，开始程序的编写，其程序参考附录“计数部分程序段”内容。程序编写完 成之后对其进行保存，执行“processing” “start compilation”进行编译。 编译结束后，会出现对话框显示编译的错误和警告的情况。若有错误，则可 以先双击编译器界面下方出现的第一个错误提示，是第一个错误处改变颜色。检 查纠正第一个错误后保存再次编译，如有错误重复上述操作，直到最后通过。最 后通过时应没有错误提示，但可以有警告。 编译结束后进行时序仿真，通过“file” “new” 选项，选择“vector waveform file”选项新建波形文件，如图 3-1 所示。 图 3-1 新建波形文件仿真 课程设计说明书课程设计说明书 6 在图 3-1 左侧空白处双击出现图中对话框，选择“node finder” ，出现 “node finder”对话框，单击“list”在列表中选择需要的输入输出引脚，确定选 择，对仿真文件进行保存。在“edit” “end time”选项下可以设置仿真时间。 根据需要设置信号数值后，保存波形文件，执行“processing” “start simulation”命令，进行仿真。 执行“processing” “greate/updata” “create symbol files for current file” 命令，将涉及电路封装生成一个原件符号，供以后在原理图编辑器下进行 层次设计时的调用。 仿真完成之后进行引脚的锁定工作，选择“assignments” “pin”命令根据 弹出界面进行引脚锁定。锁定引脚完成后保存，再编译一次，把引脚锁定信息编 译进编译下载文件中，就可以准备将编译好的 sof 文件或是 pof 文件下载到 fpga 器件中。选择“tool” “programmer”命令，根据弹出的编辑窗口进行下 载。下载成功之后就可以观察硬件结果是否与设计要求一致。 以上均为对 quartus 的简要介绍，对其中各种参数的设定需深入学习并参考 部分资料。 3.2 计数单元的设计 计数单元实现本次课设所设计的简易数字频率计可用于对 1hz-10mhz 的方波 信号进行测量，同时可以实行不同档位下对 clkin 频率的测量。则该设计模块的封 装图如图 3-2 所示。 如图 3-1 所示，图中输入端信号：clk 为基准信号输入端，硬件模拟中使用的 基准脉冲为 3mhz 的方波信号；clkin 为被测信号输入端，输入的为 1hz-10mhz 的方波信号；rst 为复位信号输入端，对计数单元以及计数变量进行清零控制 rst=1 时复位信号有效；k30为量程控制信号输入端，定义其数据类型为 std_logic_logic（3 downto 0） ，当 k=“0001”时为乘 1 档量程，当 k=“0010”时为 图 3-2 计数模块 课程设计说明书课程设计说明书 7 乘 10 档量程，当 k=“0100”时为乘 100 档量程，当 k=“1000”时为乘 1000 档量 程，在引脚锁定时，将其锁定在 4 个按键上，对应按键按下时表示选择该量程。 输出信号：sound 做为所测信号是否超出量程的报警信号，锁定引脚为 99 引脚， 当超出量程时，根据程序输出高低电平，控制硬件上的蜂鸣器发出声音，做为警 报，并且此时数码管输出为“ffff” ；count130、count230、count330、 count430作为被测频率值的输出信号，分别为测量值的个位、十位、百位和千位， 定义数据类型为 std_logic_logic（3 downto 0） ；ss 作为闸门信号，当测量结束输出 测量结果时此信号输出高电平，作为下一个模块对数据存储时的闸门信号。 在模拟仿真过程中为了便于模拟与仿真，其中 clk 仿真信号所用频率为 100000hz 的方波信号，而在实际硬件仿真中仍然使用 3mhz 的方波信号。此次仿 真中使用的 clkin 信号为 0.1270mhz 的方波信号，选用乘“0100”档即乘 100 档 时的仿真结果如图 3-3 所示。由图可见仿真结果为 1270*100hz，与所设定频率吻 合，量程与设定量程吻，且当开始输出结果时 ss=1，说明计数部分电路设计成功。 为了加深验证则应进一步验证。则选用乘“1000”档即乘 1000 档时的仿真结果如 图 3-4 所示。 图 3-3 clkin 频率为 0.1270mhz 乘 100 档时的测量结果 图 3-4 clkin 频率为 0.1270mhz 乘 1000 档时的测量结果 课程设计说明书课程设计说明书 8 由图 3-4 可知当 clkin 频率设定为 0.127mhz 时，改变量程，采用“1000”档即 乘 1000 档时测量结果为 127*10000hz，则说明测量结果正确。为进一步验证测量 结果将量程改为“0010”即乘 10 档时的测量结果如图 3-5 所示。 由图 3-5 可知，当选用“0010”档即乘 10 档时输出结果为“ffff” ，表示超出 测量范围，且 sound 出现高低电平变化，当 sound 锁定 speak（99）引脚时理论上 可以发出声音。而实际中当 clkin 频率为 0.1270mhz 时，采用乘 10 计数时的确超 出范围。 改变 clkin 频率大小，使 clkin 的周期设定为 t=535ms，采用 “0001”即乘 1 档时的测量，经过仿真如图 3-6 所示。 由图可知，测量频率为 1870hz，而实际中 clkin 的频率为 1869.158hz。由于 计数中的误差，而测量值在误差允许范围内，则由以上个结果可以得知，此次设 图 3-5 clkin 频率为 0.1270mhz 乘 10 档时的测量结果 图 3-6 clkin 的 t=535ms 乘 1 档时的 clkin 测量结果 课程设计说明书课程设计说明书 9 计的计数器成功，可以使用。 3.3ram 存储单元的设计 当测量结束时，将测量值从计数单元输出，输出频率值输入到 ram 中进行存 储。根据 last 输入信号的值确定输出值，当 last=1 时输出上次测量的频率值， last=0 时输出当前测量的频率值，ram 存储单元的程序参考附录部分的“ram 存 储单元的程序段”部分内容，其封装图如图 3-7 所示。 由图 3-7 可知输入端：din130、din230、din330、din430为测量频率 值的输入端；ledin30为量程输入信号，输入表示量程的信号；clk1 为脉冲输入 端，实际中所接脉冲为基准脉冲，在软件模拟中可以根据需要适当调整 clk1 的大 小；rst 为复位信号输入端，当 rst=1 时对 ram 存储单元进行清零操作；last 信号 输入端控制输出值，当 last=1 时输出上次存入 ram 中的频率测量值，last=0 时则 输出当前 clkin 频率的测量值；r_w 为写信号控制端，当 r_w=1 时则将输入端输 入的内容输入 ram 进行相应的存储，r_w=0 时，不对输入端输入的数据进行处 理。输出端：dout130、dou2t30、dout330、dout430为相应的 clkin 频率 输出值；ledout30为表示量程的输出信号。 为了验证 ram 存储单元的理论可行性，则需要对其进行软件的模拟仿真。其 中如图 3-8 只是改变 last 信号的值，其余输入条件不变。 图 3-7 ram 存储单元封 装图 a 课程设计说明书课程设计说明书 10 由图 3-8 中的 a 图可知当 r_w 信号有效时，先后存入 ram 中的值为分别为 “7777” 、 “0001” ；“6666” 、 “0001” ；“1111” 、 “0001” ；“5555” 、 “0100；“0000” 、 “0000” ；“6666” 、 “0100” ；“3333” 、 “1000” 。a 图的输出信 号可知：输出信号分别为：“7777” 、 “0001” ；“6666” 、 “0001” ；“1111” 、 “0001” ；“6666” 、 “0001” ；“5555” 、 “0100；“0000” 、 “0000” ；“6666” 、 “0001” ；“6666” 、 “0001” ；“3333” 、 “1000” 。 图 3-8 中的 b 图可知当 r_w 信号有效时，先后存入 ram 中的值为分别为 “7777” 、 “0001” ；“6666” 、 “0001” ；“1111” 、 “0001” ；“5555” 、 “0100；“0000” 、 “0000” ；“6666” 、 “0100” ；“3333” 、 “1000” 。b 图的输出信 号可知：输出信号分别为：“7777” 、 “0001” ；“6666” 、 “0001” ；“1111” 、 “0001” ；“6666” 、 “0001” ；“5555” 、 “0100；“0000” 、 “0000” ；“6666” 、 “0001” ；“3333” 、 “1000” ；“3333” 、 “1000” 。 根据 last 信号对比判断，当 last=0 时输出当前存储数据，last=1 时输出上次存 储数据。由图 3-8 中的 a、b 图对比可知，本次课设设计的 ram 存储单元正确并 且可以正常使用。 3.4 频率计的整体设计 以上分别对计数单元和 ram 存储单元进行了设计分析与仿真，则将以上两模 b 图 3-8 ram 存储器的仿真 课程设计说明书课程设计说明书 11 块连接封装则可得到本次课设所要求的简易数字频率计。其顶层文件参考附录部 分的“顶层文件的程序段”部分内容。 本次课设设计的频率计的整体封装图如图 3-9 所示。clk 为基准频率输入端， 在实际硬件仿真中使用的 clk 频率为 3mhz；rst 为总体复位输入端，rst=1 时信号 有效，对各单元计数变量以及 ram 存储单元进行清零操作；k30为量程选择输 入端，控制量程的选择；sound 做为所测信号是否超出量程的报警信号，锁定引脚 为 99 引脚，当超出量程时，根据程序输出高低电平，控制硬件上的蜂鸣器发出声 音，做为警报；dataout130、dataou2t30、dataout330、dataout430为相应 的 clkin 频率输出值；ledout30为表示量程的输出信号。 将以上计数单元与 ram 存储单元部分设计的工程添加至频率计的工程内，对 其进行编译与仿真，其仿真结果如图 3-10 所示。 图 3-9 频率计设计封装图 a b 图 3-10 f=0.1270mhz 乘 1000 档时的 clkin 仿真结果 课程设计说明书课程设计说明书 12 设定的 clkin 频率为 0.1270mhz，由图仿真结果可知当量成为“0100”即乘 100 档时结果为 1270*100；当量程为“1000”即乘 1000 档时结果为 127*100。对 比 a、b 两图，当 last 信号值不同时输出信号也有所变化，符合设计要求。 不改变 clkin 频率的大小，改变量程进行仿真，仿真结果如图 3-11 所示。 如图 3-11 所示，当采用量程为“0001”即乘 1 档时结果为“ffff” ，sound=1 即表示超出量程发出警报。 图 3-12 总体电路原理图 图 3-11 超出量程时 f=0.1270mhz 乘 1 档的 clkin 仿真结果 课程设计说明书课程设计说明书 13 如图 3-12 为本次所设计的简易数字频率计的整体电路连接结构图。观察此图 便于以后硬件的设计与实现。 4 测试与调整 本次课设设计的简易数字频率计在软件上模拟仿真已完成，将设计好的频率计 按照 quartus 的使用步骤，锁定引脚，硬件仿真时用的模式 5 工作状态，其电路 连接图参考附录部分，连接各输入输出端引脚，引脚锁定如图 4-1 所示。编译并将 准备将编译好的 sof 文件或是 pof 文件下载到 fpga 器件中，运行并在硬件上观 察结果。所接 clk 基准频率为 3mhz，根据被测频率 clkin 的大小选择不同的量程， 观察输出的频率值与实际 clkin 所接频率值吻合。为进一步验证本次课设所设计的 简易数字频率计的可靠性，将 clkin 的锁定引脚改为“pin_54”,保存并编译下载， 则可以外加信号发生器，将外加方波信号接入本次设计的简易数字频率计中，可 以真更佳明确的观察输出 clkin 的频率值与所接 clkin 的实际频率值吻合，则本次 课设的简易数字频率计成功。 图 4-1 引脚锁定图 课程设计说明书课程设计说明书 14 课设中存在的部分问题：1.在内接 fpga 上的频率时，改变频率输入值时，输 出频率也会变化，并存入设计的 ram 存储器中，从而影响 last 信号对上次测量值 的输出。2.在改变档位选择时，显示的输出频率需要一个变化过程，在输出稳定的 频率值之前，数码显示上会出现其他非 clkin 的频率值。3.在用大量程测量较小的 clkin 频率时数码显示结果上存在+1 的动态变化。 经过老师的验收，此次设计的简易数字频率计符合课设要求。 5 总结 本次实习让我体味到设计电路、连接电路、调测电路过程中的苦乐与甜。设 计是我们将来必需的技能，这次实习恰恰给我们提供了一个应用自己所学知识的 机会，从查找资料到对电路的设计对电路的调试再到最后电路的成型，都对我所 学的知识进行了检验。在实习的过程中发现了以前学的数字电路的知识掌握的不 牢。同时在设计的过程中，遇到了一些以前没有见到过的元件，但是通过查找资 料来学习这些元件的功能和使用。 调试过程是一个考验人耐心的过程，不能有丝毫的急躁，马虎，对电路的调 试要一步一步来，不能急躁，因为是在电脑上调试，比较慢，又要求我们有一个 比较正确的调试方法，像把频率调准等等。这又要我们要灵活处理，在不影响试 验的前提下可以加快进度。合理的分配时间。在设计控制电路的时候，我们可以 连接译码显示和计数电路，这样就加快了完成的进度。最重要的是要熟练地掌握 课本上的知识，这样才能对试验中出现的问题进行分析解决。 虽然本次课设已经结束，但是其中存在的部分问题值得我们去深思去解决， 只有通过自己的不断努力以及同学间的互相探讨帮助，才可能发现自己的不足并 且可以刚好的学习并将所学知识和实践相连接。 课程设计说明书课程设计说明书 15 参考文献 1 张顺兴.数字电路与系统设计.第 1 版.南京：东南大学出版社,2004 2 王玉秀.电工电子基础实验.第 1 版.南京：东南大学出版社,2006 3 孙肖子.模拟电子技术基础.第 1 版.西安：西安电子科技大学出版社,2001.1 4 谢自美.电子线路设计实验测试.第 2 版.武昌：华中科技大学出版社,2000.7 5 张豫滇.电子电路课程设计.第 1 版.南京：河海大学出版社,2005.8 6 沈明山.eda 技术及可编程器件应用实训,科学出版社,2004.6 7 刘婷婷,李军.电子设计自动化（eda）.北京师范大学出版社，2007 8 赵明富,李立军.eda 技术基础,北京大学出版社,2007.5 课程设计说明书课程设计说明书 16 附录 各模块程序段： 计数单元的程序段： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jishu1 is port(clk,rst,clkin:in std_logic; k:in std_logic_vector(3 downto 0