数字系统设计课程设计实验报告-基于VHDL的16位CPU设计.doc

数字系统设计课程设计实验报告基于vhdl的16位cpu设计学 院 电子与信息学院 专 业 集成电路设计与系统集成 学生姓名 学 号 200830251089 指导教师 提交日期 2011-02-27 基于vhdl的16位cpu设计3一、 实验目的3二、 什么是cpu3三、 整体的实验原理图7四、各模块的设计分析和设计思路7、时钟发生器72、指令寄存器73、累加器84、算术运算器85、数据控制器86、地址多路器87、程序计数器88、状态控制器99、地址译码器1310、ram和rom13五、各模块设计与实现131、时钟发生器132、指令寄存器143、累加器154、算术运算器165、数据控制器176、地址多路器187、程序计数器188、状态控制器199、各模块的整合2310、地址多路器2611、rom2712、ram29六、各模块的波形仿真与分析301、时钟发生器的仿真302、指令寄存器303、累加器314、算术运算器315、数据控制器326、地址多路器327、程序计数器328、状态控制器329、地址译码器3510、rom3511、ram3612、整体的仿真36七、程序的下载指导36八、实验总结与心得38基于vhdl的16位cpu设计一、 实验目的 1、熟悉16位cpu各模块的工作原理，从而熟悉cpu的工作机理，也加深对单片机以及嵌入式硬件的工作原理。 2、熟练的利用quartus ii 9.0做一些中等难度的课题，增加自己的一些实践经验，熟练vhdl的编程。 3、强化自身的系统设计能力，了解系统设计中的一般步骤，增加处理问题的经验。4、作为对vhdl 课程的一种总结，考察对数字系统设计掌握的程度。5、了解vhdl仿真和综合工具的潜力。6、展示vhdl设计对软硬件联合设计和验证的意义。二、 什么是cpucpu 即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：1) 将数据和程序（即指令序列）输入到计算机的存储器中。 2) 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。cpu的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能： a)取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。 b)分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。 c)执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。cpu是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。可把它分成八个基本部件： 1)时钟发生器 2)指令寄存器 3)累加器 4) cpu算术逻辑运算单元 5)数据控制器 6)状态控制器 7)程序计数器 8)地址多路器 各部件的相互连接关系见图 1 cpu结构图，具体的线路连接见图 2 cpu的线路连接。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构和逻辑关系在下面的小节里逐一进行介绍。图 1 cpu结构图图 2 cpu的线路连接三、 整体的实验原理图 图 3 cpu调试电路图调试cpu 需要外围模块，包括ram和rom，以及ram和rom 的选择器。这样一个完整的内部电路就出来了。四、各模块的设计分析和设计思路、时钟发生器时钟发生器利用外来时钟信号clk 来生成一系列时钟信号clk1、fetch、alu_clk 送往cpu的其他部件。其中fetch是外来时钟 clk 的八分频信号。利用fetch的上升沿来触发cpu控制器开始执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk1信号用作指令寄存器、累加器、状态控制器的时钟信号。alu_clk 则用于触发算术逻辑运算单元。2、指令寄存器顾名思义，指令寄存器用于寄存指令。指令寄存器的触发时钟是clk1，在clk1的正沿触发下，寄存器将数据总线送来的指令存入高8位或低8位寄存器中。但并不是每个clk1的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由cpu状态控制器的load_ir信号控制。load_ir信号通过ena 口输入到指令寄存器。复位后，指令寄存器被清为零。 每条指令为2个字节，即16位。高3位是操作码，低13位是地址。（cpu的地址总线为13位，寻址空间为8k字节。）本设计的数据总线为8位，所以每条指令需取两次。先取高8位，后取低8位。而当前取的是高8位还是低8位，由变量state记录。state为零表示取的高8位，存入高8位寄存器，同时将变量state置为1。下次再寄存时，由于state为1，可知取的是低8位，存入低8位寄存器中。3、累加器累加器用于存放当前的结果，它也是双目运算其中一个数据来源。复位后，累加器的值是零。当累加器通过ena口收到来自cpu状态控制器load_acc信号时，在clk1时钟正跳沿时就收到来自于数据总线的数据。4、算术运算器算术逻辑运算单元 根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等8种基本操作运算。利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。5、数据控制器数据控制器的作用是控制累加器数据输出，由于数据总线是各种操作时传送数据的公共通道，不同的情况下传送不同的内容。有时要传输指令，有时要传送ram区或接口的数据。累加器的数据只有在需要往ram区或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。 所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启、停，则由cpu状态控制器输出的各信号控制决定。数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。6、地址多路器地址多路器用于选择输出的地址是pc（程序计数）地址还是数据/端口地址。每个指令周期的前4个时钟周期用于从rom中读取指令，输出的应是pc地址。后4个时钟周期用于对ram或端口的读写，该地址由指令中给出。地址的选择输出信号由时钟信号的8分频信号fetch提供。7、程序计数器程序计数器用于提供指令地址。以便读取指令，指令按地址顺序存放在存储器中。有两种途径可形成指令地址：其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，例如执行jmp指令后，需要形成新的指令地址。下面就来详细说明pc地址是如何建立的。复位后，指令指针为零，即每次cpu重新启动将从rom的零地址开始读取指令并执行。每条指令执行完需2个时钟，这时pc_addr已被增2，指向下一条指令。（因为每条指令占两个字节。）如果正执行的指令是跳转语句，这时cpu状态控制器将会输出load_pc信号，通过load口进入程序计数器。程序计数器（pc_addr）将装入目标地址（ir_addr），而不是增2。8、状态控制器状态控制器由两部分组成： 1.状态机2.状态控制器状态机控制器接受复位信号reset，当reset有效时通过信号ena使其为0，输入到状态机中停止状态机的工作。 状态机是cpu的控制核心，用于产生一系列的控制信号，启动或停止某些部件。cpu何时进行读指令读写i/o端口，ram区等操作，都是由状态机来控制的。状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中已经过的时钟数（从零计起）。状态控制器的主要思路为在8个时钟周期中对其进行不同的操作，具体如下：1) 第0个时钟，因为cpu状态控制器的输出：rd和load_ir为高电平，其余均为低电平。指令寄存器寄存由rom送来的高8位指令代码。 2) 第1个时钟，与上一时钟相比只是inc_pc从0变为1故pc增1，rom送来低8位指令代码，指令寄存器寄存该8位代码。 3) 第2个时钟，空操作。 4) 第3个时钟， pc增1， 指向下一条指令。 若操作符为hlt， 则输出信号hlt为高。 如果操作符不为hlt，除了pc增一外（指向下一条指令），其它各控制线输出为零。 5) 第4个时钟，若操作符为and、add、xor或lda，读相应地址的数据；若为jmp，将目的地址送给程序计数器；若为sto，输出累加器数据。 6) 第5个时钟，若操作符为andd、add或xorr，算术运算器就进行相应的运算；若为lda，就把数据通过算术运算器送给累加器；若为skz，先判断累加器的值是否为0，如果为0，pc就增1，否则保持原值；若为jmp，锁存目的地址；若为sto，将数据写入地址处。 7) 第6个时钟，空操作。 8) 第7个时钟，若操作符为skz且累加器值为0，则pc值再增1，跳过一条指令，否则pc无变化。 a、状态控制器的asm图状态控制器的asm图如下。 temp1=inc_pc,load_acc,load_pc,rd; temp2=wr,load_ir,datactl_ena,halt;noena=1ena=1?temp2=0000state=0temp1=0000yesstate=1temp1=0001temp2=0100state=0?yesnostate=1?yesnostate=2temp1=1001temp2=0100state=2?yesstate=3temp1=0000temp2=0000yesstartrst=0?ena=0nofetch=1?yesnonostate=4?state=3?noyesstate=4temp1=1000temp2=0001code=hlt?yestemp1=1000temp2=0000yesstate=5temp1=0010temp2=0001code=jmp? yes nonocondition represent for:code=add|code=andd| code=xorr| code=ldayescondition=1?state=5temp1=0001temp2=0000yescode=sto?temp1=0000temp2=0010nonotemp1=0000temp2=0000yesyescode=jmp?state=6temp1=0001temp2=0000noyescode=sto?temp1=0000temp2=1010nonostate=5?yescondition=1?state=6temp1=0101temp2=0000noyescode=skz and zero=1?temp1=1000temp2=0000nostate=6temp1=0000temp2=0000state=6?yescode=sto?state=7temp1=0000temp2=0010noyescondition=1?temp1=0001temp2=0000noyesnotemp1=0000temp2=0000state=7?noyesstate=0temp1=1000temp2=0000code=skzand zero=1?yestemp1=0000temp2=0000temp1=0000temp2=00009、地址译码器地址译码器用于产生选通信号，选通rom或ram。 ffffh-1800h ram 1800h-0000h rom10、ram和romrom用于装载测试程序，可读不可写。ram用于存放数据，可读可写。五、各模块设计与实现1、时钟发生器其vhdl 程序见下面的模块：library ieee;use ieee.std_logic_1164.all;entity freqdivide isport(clk: in std_logic;-reset: in std_logic;clk1:out std_logic;alu_clk: out std_logic;fetch: out std_logic);end freqdivide;architecture win of freqdivide isbegin clk1state:=s1;when s1 =alu_clkalu_clkfetchstate:=s5;when s5 =state:=s6;when s6 =state:=s7;when s7 =fetchstate:=s1;when others =state:=s0;end case;else null;end if;end process main;end win;2、指令寄存器其vhdl 程序见下面的模块：library ieee;use ieee.std_logic_1164.all;entity instrreg isport(clk: in std_logic;reset: in std_logic;ena: in std_logic;data: in std_logic_vector(7 downto 0);opc_iraddrs1:out std_logic_vector(2 downto 0);opc_iraddrs2:out std_logic_vector(12 downto 0);end instrreg;architecture win of instrreg isbegin main:process(clk,reset)type state_type is (s0,s1,s2);variable state:state_type;beginif(clkevent and clk=1)thenif(reset=1)thenopc_iraddrs1=111;opc_iraddrs2opc_iraddrs1=data(7 downto 5);opc_iraddrs2(12 downto 8)opc_iraddrs2(7 downto 0)opc_iraddrs1=zzz;opc_iraddrs2=zzzzzzzzzzzzz;state:=s2;end case;else state:=s0;end if;else null;end if;end process main;end win;3、累加器其vhdl 程序见下面的模块：library ieee;use ieee.std_logic_1164.all;entity accumulator isport(clk: in std_logic;reset: in std_logic;ena: in std_logic;data: in std_logic_vector(7 downto 0);accum:out std_logic_vector(7 downto 0);end accumulator;architecture win of accumulator isbegin main:process(clk,reset,ena)beginif(clkevent and clk=1)thenif(reset=1)thenaccum=00000000;elsif(ena=1)thenaccum alu_out alu_out alu_out alu_out alu_out alu_out alu_out alu_out alu_out=zzzzzzzz;end case;else null;end if;end process main;zero=not (accum(0) or accum(1) or accum(2) or accum(3) or accum(4) or accum(5) or accum(6) or accum(7);end win;5、数据控制器其vhdl 程序见下面的模块：library ieee;use ieee.std_logic_1164.all;entity datactl isport(data_in: in std_logic_vector(7 downto 0);data_ena: in std_logic;data: out std_logic_vector(7 downto 0);end datactl;architecture win of datactl isbegin process(data_in,data_ena)beginif(data_ena=1)thendata=data_in;else data=zzzzzzzz;end if;end process;end win;6、地址多路器其vhdl 程序见下面的模块：library ieee;use ieee.std_logic_1164.all;entity addrchos isport(fetch:in std_logic;pc_addr: in std_logic_vector(12 downto 0);ir_addr: in std_logic_vector(12 downto 0);addr: out std_logic_vector(12 downto 0);end addrchos;architecture win of addrchos isbegin process(pc_addr,ir_addr,fetch)beginif(fetch=1)thenaddr=pc_addr;else addr=ir_addr;end if;end process;end win;7、程序计数器其vhdl 程序见下面的模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity counter isport(ir_addr:in std_logic_vector(12 downto 0);load: in std_logic;clock: in std_logic;rst: in std_logic;pc_addr:out std_logic_vector(12 downto 0);end counter;architecture win of counter issignal pc_addr_reg:std_logic_vector(12 downto 0);-signal pc_addr_rst:std_logic_vector(12 downto 0);begin process(rst,load,clock,ir_addr)-variable pc_addr_reg:std_logic_vector(12 downto 0);beginif(rst=0)thenif(clockevent and clock=1)thenif(load=0)thenpc_addr_reg=pc_addr_reg+1;else pc_addr_reg=ir_addr;end if;else null;end if;elsepc_addr_reg=0000000000000;end if;end process;pc_addr=pc_addr_reg;end win;8、状态控制器1、状态机模块根据asm图，程序如下：library ieee;use ieee.std_logic_1164.all;entity statectl isport(clk1: in std_logic;-the clock of cpuzero: in std_logic;-data of acc is zeroena: in std_logic;-enable portopcode: in std_logic_vector(2 downto 0);-operation codeinc_pc:out std_logic;-increase pc pointload_acc: out std_logic;-acc output enableload_pc: out std_logic;-pc point loadrd:out std_logic;-read from romwr:out std_logic;-write to ramload_ir:out std_logic;-load target addressdatactl_ena:out std_logic;-data out enablehalt:out std_logic);-halt codeend statectl;architecture win of statectl isbegin main:process(clk1,zero,ena,opcode)type state_type is (clk_0,clk_1,clk_2,clk_3,clk_4,clk_5,clk_6,clk_7);-define eight state represent for eight clocksvariable state:state_type;-define eight codes using constant standard logicconstant hlt:std_logic_vector:= 000;constant skz:std_logic_vector:= 001;constant add:std_logic_vector:= 010;constant andd:std_logic_vector:=011;constant xorr:std_logic_vector:=100;constant lda:std_logic_vector:= 101;constant sto:std_logic_vector:= 110;constant jmp:std_logic_vector:= 111;beginif(clk1event and clk1=0)then-the negative edge of clockif(ena=0)then-state loop enablestate:=clk_0;inc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt-the zreoth clockinc_pc=0;load_acc=0;load_pc=0;rd=1;-read from romwr=0;load_ir=0;datactl_ena=0;halt-the first clockinc_pc=1;load_acc=0;load_pc=0;rd=1;-pc increase ,read from romwr=0;load_ir=1;datactl_ena=0;halt-the second clockinc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt-the third clockif(opcode=hlt)theninc_pc=1;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt=1;else inc_pc=1;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt-the forth clockif(opcode=jmp)theninc_pc=0;load_acc=0;load_pc=1;rd=0;wr=0;load_ir=0;datactl_ena=0;halt=0;elsif(opcode=add or opcode=andd or opcode=xorr or opcode=lda)theninc_pc=0;load_acc=0;load_pc=0;rd=1;wr=0;load_ir=0;datactl_ena=0;halt=0;elsif(opcode=sto)theninc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=1;halt=0;else inc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt-the fifth clockif(opcode=add or opcode=andd or opcode=xorr or opcode=lda)theninc_pc=0;load_acc=1;load_pc=0;rd=1;wr=0;load_ir=0;datactl_ena=0;halt=0;elsif(opcode=skz and zero=1)theninc_pc=1;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt=0;elsif(opcode=jmp)theninc_pc=1;load_acc=0;load_pc=1;rd=0;wr=0;load_ir=0;datactl_ena=0;halt=0;elsif(opcode=sto)theninc_pc=0;load_acc=0;load_pc=0;rd=0;wr=1;load_ir=0;datactl_ena=1;halt=0;else inc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt-the sixth clockif(opcode=sto)theninc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=1;halt=0;-output the dataelsif(opcode=add or opcode=andd or opcode=xorr or opcode=lda)theninc_pc=0;load_acc=0;load_pc=0;rd=1;wr=0;load_ir=0;datactl_ena=0;halt=0;else inc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt-the seventh clockif(opcode=skz and zero=1)theninc_pc=1;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt=0;else inc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt-for other state(s)inc_pc=0;load_acc=0;load_pc=0;rd=0;wr=0;load_ir=0;datactl_ena=0;halt=0;state:=clk_0;end case;end if;else null;end if;end process main;end win;2、状态控制器模块状态控制器源代码如下：library ieee;use ieee.std_logic_1164.all;entity machinectl isport(clk:in std_logic;fetch: in std_logic;reset: in std_logic;ena: out std_logic);end machinectl;architecture win of machinectl isbegin process(clk,reset,fetch)beginif(clkevent and clk=0)thenif(reset=1)thenena=0;elsif(fetch=1)thenena=1;else null;end if;else null;end if;end process;end win;9、各模块的整合其vhdl代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity main isport(clk:in std_logic;rst: in std_logic;addr:out std_logic_vector(12 downto 0);rd:out std_logic;wr:out std_logic;halt:out std_logic;data:inout std_logic_vector(7 downto 0);end main;architecture behav of main iscomponent accumulatorport(clk: in std_logic;reset: in std_logic;ena: in std_logic;data: in std_logic_vector(7 downto 0);accum:out std_logic_vector(7 downto 0);end component;component addrchosport(fetch:in std_logic;pc_addr: in std_logic_vector(12 downto 0);ir_addr: in std_logic_vector(12 downto 0);addr: out std_logic_vector(12 downto 0);end component;component aluport(alu_clk: in std_logic;opcode: in std_logic_vector(2 downto 0);accum: in std_logic_vector(7 downto 0);data: in std_logic_vector(7 downto 0);alu_out:out std_logic_vector(7 downto 0);zero: out std_logic);end component;component datactlport(data_in: in std_logic_vector(7 downto 0);data_ena: in std_logic;data: out std_logic_vector(7 downto 0);en