大学数字电路第10章 可编程逻辑器件

第10章 可编程逻辑器件210.1 PLD概述210.2 PLD的基本结构310.3 PLD的表示方法410.4 PLD的分类410.4.1 按集成度分类410.4.2 按编程方法分类410.5 可编程逻辑阵列（PLA）510.6 可编程阵列逻辑（PAL）510.7 通用阵列逻辑（GAL）510.8 现场可编程门阵列（FPGA）1210.8.1 FPGA的基本结构1210.8.2 FPGA的GLB和IOB1210.8.3 FPGA的IR1210.9 在系统可编程逻辑器件（ISP-PLD）1210.9.1 低密度ISP-PLD1210.9.2 高密度ISP-PLD1210.10 HDPLD器件应用举例12习 题26内容提要 本章介绍了可编程逻辑器件（PLD）的概念、开发流程、基本结构、表示方法、分类，简单介绍了可编程逻辑阵列（PLA）和可编程阵列逻辑（PAL）的内部结构及其工作原理，分别以GAL16V8、Xilinx XC2000系列、Lattice ispLSI1016为例，详细介绍了通用阵列逻辑（GAL）、现场可编程门阵列（FPGA）、在系统可编程逻辑器件（ISP-PLD）的内部结构及其工作原理，并对用CUPL软件开发GAL器件、用MAX+PLUS软件开发HDPLD器件的过程作了详细说明。第10章 可编程逻辑器件10.1 PLD概述可编程逻辑器件PLD(Programmable Logic Device)是20世纪70年代发展起来的一种新型数字逻辑器件，是现代设计数字系统的基础之一。前面各章介绍的74系列、4000系列等MSI、SSI器件，如各种门电路、译码器、触发器、计数器等，它们所实现的逻辑功能是完全确定的，属于通用器件，任何数字系统都可使用，其产量高、价格低。PLD是一种半成品的、通用型逻辑器件，其内部包含有丰富的逻辑部件（如各种门电路、开关、触发器等）和连线，但各逻辑部件相互不连接或局部连接，因此出厂时，PLD完成的逻辑功能并未完全确定，用户可通过配置器件内部逻辑部件的互连关系、分配PLD管脚的用途，即所谓的编程，实现多种逻辑功能。很明显，同一种PLD器件，其内部逻辑部件的互连关系不同、引脚的分配方案不同，实现的逻辑功能也不同，给使用者带来了极大的方便。对PLD的开发是借助PLD开发软件、计算机（如工作站、PC机）、编程器（或编程电缆）等软、硬件完成的，先把要实现的逻辑电路用原理图、状态机、逻辑表达式、硬件描述语言等方法输入；然后经过编译，即将用户输入的设计描述，转换成PLD能接受的文件格式（即所谓的目标文件），且对输入的设计具有逻辑优化、设计综合、检错、纠错等能力；再经过仿真，电路的逻辑功能和电路性能都符合要求后；最后计算机把目标文件经编程器或下载电缆写入PLD，完成PLD内部资源的互连、PLD管脚的分配，这一过程称为编程，有时也称之为下载（Down Load）、烧写。编程后，PLD便成为一片具有特定逻辑功能的集成电路或一个完整的数字系统。PLD的开发流程如图10.1所示。图10.1.1 PLD的开发流程示意图目标文件有多种格式，如：编程器目标文件(.POF)、SRAM目标文件(.SOF)、JEDEC文件(.JED)、十六进制(Intel格式)文件(.HEX)、Tabular文本文件(.TTF)、串行位流文件(.SBF)等。比较常用的是JEDEC格式文件，它是由电子器件工程联合会（Joint Electronic Device Engineering Council，简称JEDEC）制定的一种PLD数据交换格式，它以ASCII码的形式传送熔丝图（Fast Map）、测试、标识和注释信息，现已成为PLD开发软件与编程器之间的一种标准格式。PLD开发软件种类很多，通用的开发软件如：Logical Devices 公司的CUPL软件、Data I/O公司的ABEL软件，能开发多家制造商生产的器件；专用的开发软件如：Xilinx 公司的Fundation 软件、Altera 公司的MAX+PLUS 软件、Lattice公司的ISP Synario System软件，通常这些软件只能开发本公司生产的器件。目前的一种趋势是，EDA软件公司开发通用的PLD开发软件，完成设计输入、模拟验证、编程等功能，器件制造商只研制适合自身器件要求的编译或转换程序。编程器的种类也很多，有专用和通用之分，通用的编程器如：Xeltek公司的SUPERPRO系列编程器，可适用于E(E)PROM，Series E(E)PROM，FLASH；Microcontrollers（如：INTEL公司的8751H、8796BH等）；PLD器件（如各种PAL、GAL器件、XILINX公司的XC7372-68PL(159)等CPLD器件、Lattice 公司的 ispLSI1016-44PL(60)、ispLSI1032-84PL(62) 等ispLSI器件）的编程。编程器与计算机的并口或串口相连，通过相应软件将目标文件（如JED文件）下载到PLD器件中。SuperPro Z编程器的外观如图10.1.1所示。电源指示灯40引脚芯片插座通信端口图10.1.2 SuperPro Z编程器的外观本章介绍常用的几类具有代表性的可编程逻辑器件的结构及其工作原理，对PLD的应用也作了简要的介绍。10.2 PLD的基本结构图10.2.1基于与或阵列结构的PLD的总体结构除了基于与或阵列结构的PLD之外，还有基于逻辑单元（或称逻辑元胞）的PLD，如：基于查找表（Look-up Table）结构的PLD（如Xilinx公司的FPGA器件）、基于数据选择器结构的PLD（如Actel公司的FPGA器件）等，关于Xilinx FPGA器件的结构和工作原理见10.8。10.3 PLD的表示方法10.4 PLD的分类10.4.1 按集成度分类综上所述，LDPLD的分类与结构如表10.3.1所示。表10.3.1 LDPLD的分类与结构名称与阵列或阵列输出部分PROM固定可编程固定PLA可编程可编程固定PAL可编程固定固定GAL可编程固定可配置10.4.2 按编程方法分类按PLD编程信息擦除、写入方法的不同，PLD器件可分为一次性编程的可编程逻辑器件，紫外线可擦除的可编程逻辑器件（ EPLD: Erasable PLD ），电可擦除的可编程逻辑器件（EEPLD: Electrically Erasable PLD），采用SRAM结构的可编程逻辑器件。PLD的编程方法与PLD中可编程连接点所采用的实现连接作用的器件类型密切相关，通常它们所采用的器件分别是熔丝（或反熔丝）、SIMOS（Stacked-gate Injection MOS）场效应管、Flotox（Floating gate Tunnel Oxide）场效应管（或叠栅MOS管）、受SR静态触发器控制的开关。SIMOS场效应管、Flotox场效应管的结构和工作原理见第九章9.1.4、9.1.5。1） 一次性编程的可编程逻辑器件早期的PROM、PLA和PAL都是这种类型，通常采用双极型工艺制造，工作速度快，但功耗大，如PAL16R8-4和PAL20R8-5。连接点示意图如图10.4.1所示，由于连接器件采用熔丝，所以只能编程一次，这类器件多半用在定型设计之中。图10.4.1 连接点采用熔丝2） 紫外线可擦除的可编程逻辑器件这类器件通常采用UVCMOS（Ultraviolet CMOS）工艺，集成度高、功耗低，但工作速度比采用双极型工艺的PLD器件低，具有可擦除、可重复编程的能力，但擦除时间较长，一般需要20分钟左右，而且需要专门的紫外线擦除设备。连接点示意图如图10.4.2所示。当浮置栅Gf上充有负电荷时，SIMOS场效应管截止，相当于熔丝断开；反之，当浮置栅Gf上没有电荷时，SIMOS场效应管导通，相当于熔丝接通。图10.4.2 连接点采用SIMOS场效应管3） 电可擦除的可编程逻辑器件这类器件通常采用EECMOS（Electrically Erasable CMOS）工艺，集成度高、功耗更低，且工作速度可与采用双极型工艺的PLD器件相比拟，具有可擦除、可重复编程的能力，用电的方式进行擦除，而且擦除时间快，只有10ms左右。连接点示意图如图10.4.3所示。Flotox场效应管的工作状态与浮置栅Gf上是否充有负电荷的关系与SIMOS场效应管一样。图10.4.3 连接点采用Flotox场效应管4） 采用SRAM结构的可编程逻辑器件Xilinx公司的FPGA器件中每个连接点是一个受SR静态触发器控制的开关，当触发器被置1时，开关接通，反之，开关断开。由于SR静态触发器在芯片掉电时其存储的数据会丢失，所以这类FPGA器件必须和EPROM或E2PROM存储芯片联用（将FPGA内部各连接点的编程数据存储在EPROM或E2PROM中），FPGA加电时，再将各可编程连接点对应的触发器按存储芯片中的数据置1或置0。10.5 可编程逻辑阵列（PLA）10.6 可编程阵列逻辑（PAL）10.7 通用阵列逻辑（GAL）1） GAL的电路结构2） GAL的OLMC3） GAL的行地址结构4） GAL应用举例以上介绍了LDPLD器件的结构和工作原理，下面通过具体的实例详细介绍如何用PLD开发软件、PC机、编程器开发常见的LDPLD器件GAL16V8。例10.7.1 人的血型有A、B、AB、O型4种。输血时输血者的血型与受血者的血型必须符合图10.7.6所示的关系。试用1片GAL16V8设计一个逻辑电路，判断输血者的血型与受血者的血型是否符合上述规定。图10.7.6 输血者与受血者的血型相符关系解：首先将上述文字描述转化为逻辑代数描述。由于输血者的血型有4种，故需要2个输入逻辑变量来描述，设为 X1、X2，同样，要描述受血者的血型也需要2个输入逻辑变量，设为X3、X4。判断结果有2种，故需要1个输出逻辑变量，设为|F。并设定X1、X2（X3、X4）的取值组合为0011时，分别表示血型为A、B、AB、O型；F取值为1时，表示血型相符，否则，表示血型不符。根据题意，列出真值表如表10.7.1所示。表10.7.3 例10.7.1的真值表X1X2X3X4F00001000100010100110010000101101101011101000010010101011011011001110111110111111由真值表，经卡诺图法化简，见图10.7.2，可得到函数F的表达式如下： X3X4X1X20001111000110111111111101图10.7.7 例10.7.1的卡诺图实现函数F共需要4个输入端和1个输出端，因此可用1片GAL16V8实现。本例采用CUPL软件实现，用文本方式描述待设计电路的逻辑功能。建立设计输入文件（xuexing.pld）如下：NAME XUEXING;PARTNO 2004-06-07-01 ;REV V1.0;DATE 2004-06-07;DESIGNER YHX;COMPANY NUMBERONE;ASSEMBLY N0.1;LOCATION 11-1;/* INPUT PINS */PIN1,2,3,4=X1,X2,X3,X4;/* OUTPUT PINS */PIN 19 = F;/* LOGIC EQUATIONS */F= !X1&!X2&!X4 # X2&!X3&X4 # X1&X2 # X3&!X4;/* END */图10.7.8 运行cupl对输入源程序编译在DOS提示符下，运行cupl jxf g16v8 xuexing.pld 命令，如图10.7.3所示，生成写片用的JEDEC格式文件（xuexing.jed），带完全展开项、熔丝图的文档文件（xuexing.doc），相关输出文件的内容如图10.7.4、10.7.5、10.7.6所示，然后用编程器对GAL16V8编程（烧写），编程完后，把GAL16V8从编程器拔出，插入相应的印刷电路板（PCB板），即可正常运行，完成了血型判别电路的设计。CUPL 2.10a Serial# 2-00003-084Device g16v8s Library DLIB-d-21-8Created Mon Jun 07 21:59:43 2004Name XUEXINGPartno 2004-06-07-01 Revision V1.0Date 2004-06-07Designer YHXCompany NUMBERONEAssembly N0.1Location 11-1*QP20 *QF2194 *G0 *F0 *L0000 10101111101111111111111111111111*L0032 01111011011111111111111111111111*L0064 01011111111111111111111111111111*L0096 11110111101111111111111111111111*L2048 10000000000000000000000000000000*L2112 00000000011111111111111111111111*L2144 11111111111111111111111111111111*L2176 111111111111111110*C18A3*_8A7D图10.7.9 编译后的JEDEC文件（xuexing.jed）的内容其中：*L0000 10101111101111111111111111111111 产生第一个乘积项；*L0032 01111011011111111111111111111111 产生第二个乘积项；*L0064 01011111111111111111111111111111 产生第三个乘积项；*L0096 11110111101111111111111111111111 产生第四个乘积项；= Fuse Plot=Syn 2192 - Ac0 2193 x Pin #19 2048 Pol - 2120 Ac1 x 0000 -x-x-x- 0032 x-x-x- 0064 x-x- 0096 -x-x- 0128 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0160 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0192 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0224 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx Pin #18 2049 Pol x 2121 Ac1 - 0256 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0288 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0320 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0352 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0384 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0416 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0448 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0480 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx Pin #17 2050 Pol x 2122 Ac1 - 0512 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0544 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0576 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0608 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0640 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0672 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0704 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0736 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx Pin #16 2051 Pol x 2123 Ac1 - 0768 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0800 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0832 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0864 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0896 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0928 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0960 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 0992 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx Pin #15 2052 Pol x 2124 Ac1 - 1024 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1056 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1088 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1120 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1152 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1184 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1216 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1248 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx Pin #14 2053 Pol x 2125 Ac1 - 1280 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1312 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1344 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1376 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1408 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1440 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1472 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1504 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx Pin #13 2054 Pol x 2126 Ac1 - 1536 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1568 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1600 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1632 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1664 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1696 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1728 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1760 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx Pin #12 2055 Pol x 2127 Ac1 - 1792 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1824 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1856 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1888 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1920 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1952 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 1984 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx 2016 xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx LEGEND X : fuse not blown - : fuse blown 图10.7.10 编译后的文档文件（xuexing.doc）中的熔丝图= Chip Diagram= * * * * * * * * X1 * 1 20 * VCC * * * XUEXING * * * X2 * 2 19 * F * * * * * * X3 * 3 18 * * * * * * * X4 * 4 17 * * * * * * * * 5 16 * * * * * * * * 6 15 * * * * * * * * 7 14 * * * * * * * * 8 13 * * * * * * * * 9 12 * * * * * * * GND * 10 11 * * * * * *图10.7.11 编译后的文档文件（xuexing.doc）中GAL16V8的管脚图用GAL16V8实现时序电路的过程和实现组合电路相似，这里不在介绍。10.8 现场可编程门阵列（FPGA） 10.8.1 FPGA的基本结构 10.8.2 FPGA的GLB和IOB 10.8.3 FPGA的IR10.9 在系统可编程逻辑器件（ISP-PLD） 10.9.1 低密度ISP-PLD 10.9.2 高密度ISP-PLD10.10 HDPLD器件应用举例前面介绍了各种HDPLD的结构和基本工作原理，本节将结合PLD开发软件MAX+PLUS 讲述开发HDPLD器件的方法，使用其它软件开发PLD器件的过程和MAX+PLUS相似，只是各个步骤使用的名称不同。MAX+PLUS（MULTIPLE ARRAY MATRIX AND PROGRAMMABLE LOGIC USER SYSTEMS）是美国ALTERA公司自行设计的一种EDA软件工具，支持3种方式输入：图形输入、文本输入(采用VHDL、verilog HDL硬件描述语言)和波形输入。这3种输入分别利用MAX+PLUS的图形编辑器(Graphic Editor)、文本编辑器(Text Editor)、波形编辑器(Waveform Editor)。图形输入即输入电路原理图，不仅可以使用MAX+PLUS中丰富的图形器件库，而且可以使用第三方EDA设计工具产生的文件，如EDIF网表文件、VHDL网表文件、Or CAD原理图及xilinx网表文件等。文本输入方式支持VHDL语言、verilog HDL语言、ALTERA公司的AHDL语言。波形输入允许设计者通过只编辑输入波形，由系统自动生成其功能模块。符号编辑器用于用户编辑自己的模块符号。通过底层编辑器(Floorplan Editor)可以观察器件实际的内部结构，并可以改变器件管脚分布，或者调整各模块在器件内部宏单元之间的分布，从而优化器件性能。MAX+PLUS支持除APEX20K系列之外的所有ALTERA FPGA/CPLD大规模逻辑器件。由于该工具是为可编程芯片设计的，因此它不支持系统行为级的描述和仿真，也不支持某些VHDL语言中的语句如WAIT语句等。在MAX+PLUS中，“工程”是一个非常重要的概念。一个工程是一个设计的总和，它包含所有的子设计文件和设计过程中产生的所有辅助文件。所有的子设计文件是底层文件，各子设计文件可以是并列关系，也可以是包含关系，层次的深度没有限制。最顶层文件可以是图形或文本文件(波形设计文件只能作为底层文件类型，不能作为顶层文件)。工程文件名与最顶层文件名相同，它代表了所有设计的总和。MAX+PLUS的编译器、仿真器等是面向工程文件的，即编译、仿真的文件是当前工程文件。使用MAX+PLUS开发PLD器件的流程如图10.10.1所示。图10.10.1 用MAX+PLUS开发HDPLD器件的流程 1. 设计的输入2. 设计的实现这个过程由MAX+PLUS的核心部分 编译器(Compiler)对所选的CPLDFPGA器件物理地实现所需逻辑。它主要依据设计输入文件自动生成用于器件编程、波形仿真及延时分析等所需的数据文件，包括以下几个步骤：(1) 选择目标器件及设定编译环境参数，这一步由设计者设定，以下各步骤由系统自动生成；(2) 生成各个模块的二进制网表文件；(3) 连接所有CNF文件，建立数据库，用以描述整个设计：(4) 进行逻辑综合，计算所有布尔等式，并优化触发器设计等；(5) 将整个设计映射到相应的器件：(6) 产全波形仿真文件及器件编程文件。3. 设计的仿真 仿真器(Simulator)和延时分析器(Timing8Analyzer)利用编译器产生的数据文件自动完成逻辑功能仿真和延时特性分析。在仿真文件中加载不同的激励，可以观察中间结果以及输出波形。必要时可以返回设计输入阶段，修改设计输入，最终达到设计要求。 4. 器件编程与测试 仿真结果正确后，进行器件编程，即通过编程器(Programmer)将设计下载到实际芯片中。下载后仍需进行动态仿真，因为在上一步骤中的仿真属于静态时序仿真，并未涉及实际器件。动态仿真是将实际信号送入实际芯片中进行的时序验证。最后测试芯片在系统中的实际运行性能。 例10.10.1 试用HDPLD实现一个8位二进制可逆计数器。具有“异步清0”，“同步置数”，“计数器使能”，“计数方向”控制端。1. 建立工作目录进入MAX+PLUS之前，首先在硬盘上建立一个c:maxplus2系统目录之外的工作目录c:max2workuser1，以便把设计过程中的所有文件放在同一目录下。2. 运行MAX+PLUS单击“开始程序MAX+PLUS10.1 BASELINE MAX+PLUS10.1 BASELINE”进入，如图10.10.2所示。在图10.10.2中，MAX+PLUS菜单包含了所有设计工具选项。这一菜单始终不变，而其他菜单、工具栏和工具盘会随着打开的窗口的不同而改变。图10.10.2 MAX+PLUS管理器主界面由于进入MAX+PLUS时系统自动调入上一次编译的工程文件，因此窗口标题栏内显示的是上一次编译的工程文件的文件名，若是第一次进入MAX+PLUS，则工程文件名为Untitled1。3. 输入设计文件（1） 建立新文件选取菜单项FileNew ，弹出的对话框如图10.10.3所示，选中Text Editor file，单击OK按钮后开始编辑一个新文本文件。图10.10.3 新建文本文件（2） 保存文件选取菜单项FileSave，在弹出的Save As 窗口中，将存放目录更改为c:max2workuser1，以文件名counter.vhd保存，如图10.10.4所示。这一步也可以在整个文本文件设计完成以后进行。图10.10.4 保存文本文件（3） 确定工程文件名选取菜单项FileProjectSet Project to Current File，即设置工程文件名与当前编辑的文本文件名相同（或选FileProjectName，指定工程文件名），如图10.10.5所示。这一步也可以在整个设计完成以后进行。此时，主窗口的标题栏变成c:max2workuser1counter。图10.10.5 设置当前文件为工程文件（4） 输入文本文件- - 8-bit Counter with Enable, SynClear, AsynLoad, Up/Down- library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport (cp, sclr, cen, sld, up: in std_logic; d: in std_logic_vector (7 downto 0); q: out std_logic_vector (7 downto 0);end counter; architecture behave of counter issignal qout: std_logic_vector (7 downto 0);begin process (sclr, cp, cen, sld) beginif (sclr = 0) then qout = 00000000;elsif (cpevent and cp=1) then if (sld = 0) then qout = d; elsif (cen = 1) then if up = 1 then qout = qout + 00000001; else qout = qout - 00000001; end if; else qout = qout; end if;end if; end process;q 按钮，将其选至窗口右侧的被选管脚框内。依次选中，然后单击OK按钮。图10.10.16 选择节点对话框 改变仿真时间。选菜单项FileEnd Time，在对话框中将系统默认时间1.0s改为2.0s，如图10.10.14所示。图10.10.17 设置仿真结束时间 给输入管脚CP赋值。选中管脚CP，单击鼠标右键，在弹出的菜单中选OverwriteClock，在