毕业论文基于fpga的uart设计说明书

第一章 设计要求一、设计一个全双工UART电路，具体要求如下：1） 支持数据格式：起始位（1bit）数据（8bit）奇偶校验位（1bit）终止位（1bit）2） 奇/偶校验可配置3） 可配置支持115200以下的常见波特率4） 支持115200以下的波特率自适应，自适应过程如下：a. 复位后，UART首先接收输入，不断自动调整波特率，直到以一定波特率正确连续接收到3个bytes的0x55b. 接着UART以此波特率连续发送3个bytes 0xaac. 之后两端以此波特率进行通信d. 波特率自适应只在电路复位后进行一次，如欲再次自适应波特率应对电路再次复位e. 波特率自适应过程中不能对UART的波特率作任何设置，自适应完成后可以对波特率作设置5） 自动计算校验位用于发送数据；对接收到的校验位和数据进行校验，发现错误应设置错误标志，并丢弃数据6） 对接收不正常数据（如无终止位、无校验位、数据位数不正确等）应能自动识别并设置错误标志、丢弃二、设计工具：1）所有电路采用VerilogHDL或原理图方法进行设计2）在QuartusII下进行设计3）综合和仿真可以采用其他工具，如综合可以采用Synplify，仿真可以采用ModelSim4）目标器件采用与实验箱相同的器件第二章 相关理论与技术2.1 UART相关内容简介2.1.1复杂可编程逻辑器件FPGA简介FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 2.1.2 RS-232介绍RS232接口,就是普通电脑后面那个串口。一般为9针的，也有25针的。是1970年由美国电子工业协会（EIA）联合贝尔系统、调制解调器厂家及计算机终端生产厂家共同制定的用于串行通讯的标准。它的全名是“数据终端设备（DTE）和数据通讯设备（DCE）之间串行二进制数据交换接口技术标准”(RS-232C,其中C表示此标准修改了三次).标准中包括了电气和机械方面的规定.该标准规定采用一个25个脚的 DB25连接器，对连接器的每个引脚的信号内容加以规定，还对各种信号的电平加以规定.后来随着设备的不断改进,成了目前大家普遍见到的9脚。在不使用传输控制信号的情况下,用3根线就可以传输了，9芯的是2收3发5地，25芯的是2发3收7地。两设备用RS232相连的时候为收发，发收，地地。 2.3硬件结构设计 UART处理的是并行数据转为串行信号和串行数据转为并行，但并不是简单的转换。分析UART的结构，可以看出UART主要由数据总线接口、控制逻辑接口、波特率发生器、发送逻辑和结束逻辑等部分组成，各部分间的关系如图1所示。 图1 UART通信接口结构图2.4软件设计 软件采用 Altera公司的 MAX+PLUS设计逻辑结构,设计的内容包括通用 I/O地址译码器、各个寄存器以及 UART核。UART核主要包括 3个部分:波特率发生器、数据发送部分和数据接收部分。 I/O地址译码器和 UART核使用硬件描述语言VHDL来编写实现。2.4软件设计软件采用 Altera公司的 MAX+PLUS设计逻辑结构,设计的内容包括通用 I/O地址译码器、各个寄存器以及 UART核。UART核主要包括 3个部分:波特率发生器、数据发送部分和数据接收部分。 I/O地址译码器和 UART核使用硬件描述语言VHDL来编写实现。地。第三章 课题详细设计与实现3.1 UART的整体设计一般UART通信通过两条信号线完成数据的全双工通信任务。其中，TxD是UART发送端，为输出；RxD是UART接收端，为输入。波特率发生器、接收器和发送器是UART的三个核心功能模块。我们所做的设计主要为数据接收模块。如图3所示的即为接收器的硬件连接示意图，数据从计算机的串口TxD端传送给FPGA的RxD端，最后由LED显示出数据。我们采用状态机的方式来实现串口通讯功能，用一个接收状态寄存器state_rec来表示当前状态。空闲时state_rec=0,此时不断监测接收端口的电平，如果低电平连续保持两个时隙，则转向接受数据状态，state_rec的值从1-8跳转，接受8bit数据。如果低电平没有保持两个时隙，则重新回到空闲状态，state_rec=0。 当八位数据接收完毕，则跳转到停止状态，state_rec=9，此时无论接收端口电平高低，均在下一个状态周期跳转回空闲状态，准备接受下一位数据。若在较复杂的环境下通讯，则可以考虑增加一个通讯失败状态，若检测到停止位为低电平，或者校验位不满足要求，则跳转到失败状态。时钟LED计算机的串口 TxDCLKD11D0FPGARxD图3硬件连接示意图 UART (Universal A synchronous Receiver Transmitter)协议是一种串行数据传输协议。UART允许在串行链路上进行全双工通信，在数据通信及控制系统中得到了广泛的应用。8250、N S16450等芯片都是常见的UART 器件，这类芯片具有多种功能，还有许多辅助模块（FIFO），但在实际应用中有时只需要使用UART的部分功能，因而会造成一定的资源浪费。UART的核心功能集成到FPGA/CPLD内部，就可以实现紧凑、稳定且可靠的UART 数据传输。 基本的UART通信只需要两条信号线( RxD ,TxD）就可以完成数据的全双工通信任务。TxD 是UART发送端，为输出；RxD是UART接收端，为输入。UART的基本特点是：在信号线上共有两种状态，分别用逻辑1 (高电平)和逻辑0（低电平）来区分。例如，在发送器空闲时，数据线保持在逻辑高电平状态，发送器是通过发送起始位来开始一个数据帧的传送，起始位使数据线处于逻辑0状态，提示接收器数据传输即将开始 。接着发送数据位，数据位一般为8位一个字节的数据 (也有5位、6位或7位的情况) ,低位 (LSB ) 在前，高位（MSB）在后。然后发送校验位 ,校验位一般用来判断传输的数据位有无错误 ,一般是奇偶校验。在使用中，该位常取消。停止位在最后 ,用以标识数据传送的结束 ,它对应于逻辑1状态 。 UART的帧格式包括起始位（start bit，低电平、58位数据位(data bits)、校验位 ( parity bit,可选 )和停止位( stopbit,位数可为1、1. 5、2 位 )。这种格式是由起始位和停止位来实现字符的同步，如图1所示。 图 4 UART的帧格式3.2 UART 的实现 比较复杂的数字电子系统的设计往往采用自顶向下 ( Top -Down)的方法 ,即首先把设计任务划分成几个模块 ,然后分模块进行设计。本文所介绍的UART串行通讯模块由3个子模块组成：波特率发生器、接收模块和发送模块，如图2所示。所以对UART 通讯模块的实现就是对组成UART的三个子模块(即：波特率发生器、接收模块及发送模块) 的实现。波特率发生器专门产生一个本地时钟信号来控制 UART的接收与发送；UART接收模块的用途是接收RxD端的串行信号 ,并将其转化为并行数据；UART发送模块的用途是将准备输出的并行数据按照基本UART帧格式转为串行数据从TxD 端串行输出 。 图5 UART的三个子模块3.3 波特率发生器模块的实现 1.波特率发生器模块的实现原理 。 波特率发生器实际上就是分频器，可以根据给定的系统时钟频率 (晶振时钟 ) 和要求的波特率算出波特率分频因子 ,把算出的波特率分频因子作为分频器的分频系数。假设系统的时钟频率为10MHz,而要求的波特率为9600bp s, 因 此要设计分频模块, 把10MHz的时钟脉冲变为9600Hz的时钟脉冲。故设要求的波特率因子为 M ,则 2.波特率发生器模块实现的流程。 波特率发生器模块实现的流程如图6所示 。 波特率发生器模块实现的源代码 。Module CNT (CLK，DIV_CLK, reset);input CLK, reset; /输入信号:时钟信号 CLK与复位信号resetreg 10: 0 H; /计数器 H,用来记录输入时钟信号的跳变数reg num; /寄存器num ,用来存放将要输出的电平信号output DIV_CLK; /输出信号always (posedge CLK or posedge reset)beginif ( reset) /复位信号到来 ,进行模块初始化beginH = 0;Num=0; EndElse if (H = = 1041) / /当计数器计数值为1041 时 ,计数器清0,准备进行新一次的计数H = 0;elsebeginif (H 521) /当计数器的值小于521时 ,输出为低电平num = 0;else /当计数器的值大于521时 ,输出为高电平num = 1;H = H + 1;endendassign DIV_CLK = num;endmodule3.波特率发生器模块实现的仿真结果。 波特率发生器模块实现的仿真结果如图7所示 图6波特率发生器模块实现的流程 图7 3.4接收模块的实现1.接收模块的实现原理 UART通讯模块是从RxD端接收数据的，RxD端由逻辑1跳变为逻辑0可视为一个数据帧的开始，所以接收模块首先要判断起始位。当UART接收模块复位后，接收模块一直在等待RxD的电平跳转。当RxD电平从逻辑1变为逻辑0，即当起始位到来，就意味着新的UART数据帧的开始，一旦检测到起始位，就从起始位的下一位开始对UART通讯所要求的波特率时钟DIV _CLK的上升沿，每计一次数就对RxD进行一次采样 ,把每次采样获得的逻辑电平值按先后顺序存入寄存器Q中，也就是确保接收了所有的数据位，8位串行数据也被转换为8位并行数据。2.接收模块实现的流程 。接收模块实现的流程如图8所示3.接收模块实现的源代码 。module UART ( N , CL K_10MHz, Q,reset);input CLK_10MHz, N , reset; /输入信号 :时钟信号CLK_10MHz,输入的串行信号N ,复位信号reset output 7: 0 Q; /输出的并行信号 reg 7: 0 P; /寄存器P,存放接收到的串行数据值 reg 3: 0 i; /计数器i,用来记录接收到的数据位的数目 reg a; /寄存器a,用来判断是否开始接收数据 reg k; /寄存器k,用来判断模块是否完成数据接收 CNT CNT (CLK_10MHz, CLK_9600Hz, reset);/分频器进行分频 always (posedge CLK_9600Hz or posedge reset) Begin if ( reset) /如果复位信号到来 ,则进行模块初始化 i = 0; a = 1; end if ( N = = 0 & a = = 1) /如果数据起始位到来 ,则准备接收数据 a = 0; 图8接收模块的流程图if ( a = = 0) /如果接收控制寄存器a表明可以接收数据 ,则开始接收数据beginif ( i 8 & k = = 1) /如果接收到的数据位小于8位 ,则继续进行接收beginP i = N;i = i + 1; /接收一位数据 ,则计数器加1endelse /如果接收到的数据位大于8位 ,则停止接收数据k = 0;endendassign Q = P;endmodule 4.接收模块实现的仿真结果 。 5.接收模块实现的仿真结果如图9所示 。 图9接收时的输入信号为N , 其输入的位序列为00110110001,此序列中已包含了起始位0、校验位0和停止位1。接收到的数据位存放到寄存器 7: 0Q中 ,可以看到图中Q 为接收到的数据位,此数据由高位到低位依次为00110110,正是UART帧中的数据位部分。3. 3 发送模块的实现 1.发送模块的实现原理。 发送模块实现的功能是将要发送的8位并行数据变为串行数据,同时在数据头部加起始位,在数据位尾部加奇偶校验位和停止位。即当UART发送模块被复位信号复位以后,发送模块将立刻进入准备发送状态,在该状态下读8位并行数据到寄存器7:0 NSend中,之后输出逻辑0作为起始位,从起始位的下一位开始对UART串行通讯所要求的波特率时钟DIV_CLK的上升沿计数 ,每计一次数从寄存器7:0 NSend中按照由低位到高位的顺序取出一位数据送到TxD 端 ,当计数为8时 ,也就是确保发送了所有的数据位,同时也将8位并行数据转换为8位串行数据。根据8位数据位中逻辑1的个数确定校验位,然后输出校验位,最后输出逻辑1作为停止位。2. 发送模块实现的流程 。发送模块实现的流程如图10所示 。3. 发送模块实现的源代码 。module UART (CLK_10MHz, NSend, QSend, resetSend) ;input 7: 0 NSend; /输入的并行信号input resetSend; /复位信号output QSend; /输出的串行信号reg ack; /寄存器ack,用来判断发送模块是否已经复位reg startB it; /寄存器startB it,用来判断数据起始位是否已经发送reg 3: 0 iSend; /计数器iSend,用来记录已经发送的数据位的数目reg tt;/寄存器tt,用来存放待发送的数据位reg check;/寄存器check,用来存放将要发送的数据校验位CNT CNT (CLK_10MHz, CLK_9600Hz, resetSend);/分频器进行分频always (posedge CLK_9600Hz or posedge resetSend)beginif ( resetSend) / /如果复位信号到来 ,则进行模块初始化beginack = 1;startB it = 0; endelsebeginif (ack = = 1) /如果模块初始化完毕 ,则准备发送数据 beginif (startB it = = 0) /如果没有发送起始位 ,则发送起始位begintt = 0;startB it = 1;iSend = 0;check = 0;endelsebeginif ( startB it = = 1 & iSend 8) /如果起始位已经发送 ,则开始发送数据位beginif ( NSend iSend = = 1) /校验位的计算check = checkIN Send iSend ; tt = N Send iSend ;iSend = iSend + 1; /发送一位数据 ,则计数器加1endElse 图 10发送模块实现的流程图if ( iSend = = 8) /如果数据位发送完毕 ,则发送校验位 begintt = check;iSend = iSend + 1;endelsett = 1; /发送停止位endendendendassign Q Send = tt;endmodule4.发送模块实现的仿真结果 。 发送模块实现的仿真结果如图11所示 。 图11准备发送的数据由高位到低位依次为00110110,QSend为数据发送端,可以看到发送的串行位序列为00110110001,符合 UART帧格式的要求 。3. 4 UART各子模块的整合 1. 各子模块的整合原理 。 在各模块功能实现的基础上,把它们有机地整合在一起，使波特率发生器能够按照UART通讯的要求正常工作，接收模块和发送模块能够根据各自的复位信号使整合模块具有发送或接收功能 。2.各子模块的整合流程。各子模块的整合流程如图12所示 。各子模块的整合仿真结果如图13所示 。 图12 各子模块的整合流程图 图13各子模块的整合仿真图 仿真是以接收和发送“6”为例的。图10中N信号为接收时的输入信号,接收完成后数据存放到寄存器7: 0 Q中,可以看到Q中存放的8 位数据是00110110,正是“6”的ASCII码。NSend寄存器中存放的是发送时待发送的数据 ,数据的值为00110110,即“6”的ASCII码,QSend为发送输出信号,可以看发送出去的串行数据依次为00110110001,其中已经包含了起始位0，校验位0和停止位1。实验结果：1、引脚锁定：2、用quartus仿真波形如下：图11 接收模块的时序仿真图 图12 接收模块各状态时序仿真图当发送aabbcc时接收到aabbcc,对应的开发板上的8个LED灯只有4个亮（101010）。3.主要问题及措施 问题 1:在仿真过程中经常遇到一些寄存器没有被初始化 ,导致仿真结果不正确 ,这是因为if语句嵌套太复杂或循环语句使用不恰当使得寄存器初始化语句未能执行 。措施 :尽量减少if语句的嵌套层数,这样可以减少阅读程序的复杂度和程序调试的复杂度,能够更容易发现错误以便及时寻找到解决方案。问题2:在程序中使用initial过程块进行寄存器的初始化 ,会使源程序在下载到目标板的整合过程时不能通过 。措施 :可以外接一个输入信号进行各寄存器的初始化 ,这样做既可以使源程序顺利下载到目标板中 ,又可以从通讯模块的外部对通讯模块进行控制 。问题 3:在程序中如果在两个always过程块中对同一个变量进行赋值 ,程序将不能下载到目标板中 ,因为当两个always过程块中的敏感事件列表中的事件同时满足时 ,就会引发在两个always语句中对相同变量同时赋值而导致冲突 。措施 :合并always语句块 ,即把引发同一变量改变的过程敏感事件用o r连接起来放在一个always语句块中 。问题： 总程序：1、波特率发生器模块实现的源代码 。Module CNT (CLK，DIV_CLK, reset);input CLK, reset; /输入信号:时钟信号 CLK与复位信号resetreg 10: 0 H; /计数器 H,用来记录输入时钟信号的跳变数reg num; /寄存器num ,用来存放将要输出的电平信号output DIV_CLK; /输出信号always (posedge CLK or posedge reset)beginif ( reset) /复位信号到来 ,进行模块初始化beginH = 0;Num=0; endelse if (H = = 1041) / /当计数器计数值为1041 时 ,计数器清0,准备进行新一次的计数H = 0;elsebeginif (H 521) /当计数器的值小于521时 ,输出为低电平num = 0;else /当计数器的值大于521时 ,输出为高电平num = 1;H = H + 1;endendassign DIV_CLK = num;Endmodule2、.接收模块实现的源代码。module UART ( N , CL K_10MHz, Q,reset);input CLK_10MHz, N , reset; /输入信号 :时钟信号CLK_10MHz,输入的串行信号N ,复位信号reset output 7: 0 Q; /输出的并行信号 reg 7: 0 P; /寄存器P,存放接收到的串行数据值 reg 3: 0 i; /计数器i,用来记录接收到的数据位的数目 reg a; /寄存器a,用来判断是否开始接收数据 reg k; /寄存器k,用来判断模块是否完成数据接收 CNT CNT (CLK_10MHz, CLK_9600Hz, reset);/分频器进行分频 always (posedge CLK_9600Hz or posedge reset) Begin if ( reset) /如果复位信号到来 ,则进行模块初始化 i = 0; a = 1; end if ( N = = 0 & a = = 1) /如果数据起始位到来 ,则准备接收数据a = 0;if ( a = = 0) /如果接收控制寄存器a表明可以接收数据 ,则开始接收数据beginif ( i 8 & k = = 1) /如果接收到的数据位小于8位 ,则继续进行接收beginP i = N;i = i + 1; /接收一位数据 ,则计数器加1endelse /如果接收到的数据位大于8位 ,则停止接收数据k = 0;endendassign Q = P;Endmodule3. 发送模块实现的源代码 。module UART (CLK_10MHz, NSend, QSend, resetSend) ;input 7: 0 NSend; /输入的并行信号input resetSend; /复位信号output QSend; /输出的串行信号reg ack; /寄存器ack,用来判断发送模块是否已经复位reg startB it; /寄存器startB it,用来判断数据起始位是否已经发送reg 3: 0 iSend; /计数器iSend,用来记录已经发送的数据位的数目reg tt;/寄存器tt,用来存放待发送的数据位reg check;/寄存器check,用来存放将要发送的数据校验位CNT CNT (CLK_10MHz, CLK_9600Hz, resetSend);/分频器进行分频always (posedge CLK_9600Hz or posedge resetSend)beginif ( resetSend) / /如果复位信号到来 ,则进行模块初始化beginack = 1;startB it = 0; endelsebeginif (ack = = 1) /如果模块初始化完毕 ,则准备发送数据 beginif (startB it = = 0) /如果没有发送起始位 ,则发送起始位begintt = 0;startB it = 1;iSend = 0;check = 0;endelsebeginif ( startB it = = 1 & iSend 8) /如果起始位已经发送 ,则开始发送数据位beginif ( NSend iSend = = 1) /校验位的计算check = checkIN Send iSend ; tt = N Send iSend ;iSend = iSend + 1; /发送一位数据 ,则计数器加1endelseif ( iSend = = 8) /如果数据位发送完毕 ,则发送校验位 begintt = check;iSend = iSend + 1;endelsett = 1; /发送停止位endendendendassign Q Send = tt;endmodule 40附件1： 大学本科毕业论文（设计）工作程序要求阶段工作程序及要求完成时间第一阶段（准备阶段）（一）确定题目和指导教师1.学院（系）成立毕业论文（设计）领导小组；2.学院（系）向教师（具有讲师以上职称或具有研究生学历的助教）分派指导论文（设计）任务，院（系）公布备选题目一览表；3.学院（系）召开指导教师和学生参加的毕业论文（设计）布置大会；4.学生根据自己的专业兴趣、学术特长选定论文题目，确定指导教师，也可与指导教师协商后确定论文题目；5.学院（系）将选题结果汇总成表，报教务处实践教学科备案。每学年第一学期第8周前（二）做好论文开题、写作的准备工作1.指导教师向学生传达毕业论文（设计）要求及有关管理规定，师生沟通交流课题任务，使学生正确理解课题，为开题做准备；2.学生确定论文题目后，应在指导教师的指导下进行文献检索、实习调研以及实验等论文前期准备工作。每学年第一学期第8周以后第二阶段（开题及写作阶段）（三）做好开题报告教研室组织教师指导学生做好开题报告，院（系）检查开题情况，教务处抽查。每学年第二学期第2周前（四）认真进行毕业论文（设计）指导、检查工作。1指导教师做好指导工作，定期检查学生的工作进度和质量，及时解答和处理学生提出的有关问题；2学院（系）要随时了解、检查论文写作进展情况，及时研究协调处理毕业论文写作过程中的有关问题。每学年第二学期（五）毕业论文中期检查教研室组织中期毕业论文检查工作，做好记录，学生须向指导教师汇报工作进度和工作质量，并填写中期检查表。每学年第二学期第8周第三阶段（评审答辩阶段）（六）指导教师评定毕业论文答辩前一周，学生将毕业论文交指导教师，指导教师需认真审阅，写出评语和评分。每学年第二学期第13-14周（七）评阅老师评阅毕业论文学院（系）或教研室安排有关教师，详细评阅每个学生的毕业论文，给出评分。（八）组织答辩学院（系）成立答辩委员会，组织答辩小组对学生进行论文答辩，答辩日程安排通知教务处，并做好答辩记录，给出答辩成绩。每学年第二学期第15周前（九）综合评定成绩学院（系）组织专门人员检查评分标准执行情况，进行成绩汇总和统计；毕业论文成绩及时报送教务处。每学年第二学期第15周前（十）毕业论文归档管理学院（系）收集并整理归档毕业论文有关材料，包括鉴定表（2份）、开题报告（1份）、中期检查表（1份）、评分表（1份）、论文（设计）（1份）及相应电子文档，填写本科生毕业论文（设计）工作总结表，一份交教务处实践教学科。每学年第二学期第16周前（十一）校级优秀毕业论文评选每学年第二学期第17周前注：1.提前或推延进行毕业论文（设计）的，各阶段要求相同，日程自定；2.毕业论文（设计）工作三个阶段时间安排，可根据各专业特点适当调整。 附件2： 大学本科毕业论文（设计）撰写规范一、毕业论文（设计）文本结构毕业论文（设计）主要由8个部分组成：封面；目录；题目；中外文摘要；正文；参考文献；谢辞；附录。二、毕业论文（设计）各部分规范1. 封面封面按学校规定的格式填写，包括论文（设计）题目、作者姓名、指导教师姓名、学科专业等内容。2. 目录目录由毕业论文（设计）各部分内容的顺序号、名称和页码组成，目次中的内容一般列出二级标题即可。目录应该用“”连接名称与页码。3. 题目论文（设计）题目要恰当、简明、凝练，能够反映论文的主题及其内容，做到文、题贴切。题目中不使用非规范的缩略词、符号、代号和公式，通常不采用问话的方式。题目所使用的词语应当考虑到有助于选择关键词和编制题录、索引等。题目的中文字数一般不超过20个字，外文题目不超过10个实词，中外文标题应一致，居中编排格式。4. 中外文摘要及关键词摘要是对毕业论文（设计）内容不加注释和评论的简短陈述。摘要主要是说明研究工作的目的、方法、结果和结论。摘要应具有独立性和自含性，即不阅读全文，就能获得毕业论文（设计）必要的信息，使读者确定有无必要阅读全文。摘要中应用第三人称的方法记述论文的性质和主题，不使用“本文”、“作者”等作为主语，应采用“对进行了研究”、“报告了现状”、“进行了调查”等表达方式。排除在本学科领域已成为常识的内容，不得重复题目中已有的信息。语句要合乎逻辑关系，尽量同正文的文体保持一致。结构要严谨，表达要简明，语义要确切，一般不再分段落。对某些缩略语、简称、代号等，除了相邻专业的读者也能清楚理解的以外，在首次出现处必须加以说明。摘要中通常不用图表、化学结构式以及非公知公用的符号和术语。毕业论文（设计）的摘要包含中文摘要和外文摘要。中文摘要字数约为200300字，外文摘要约为200300个实词。关键词（Keywords）是为了文献标引，从汉语主题词表或论文中选取出来，用以表示全文主题内容信息的词语或术语。关键词不宜用非通用的代号和分子式。关键词一般为36个。关键词的排序，通常应按研究的对象、性质（问题）和采取的手段排序。中文关键词两词之间应留出一个汉字的空间，不加任何标点符号；外文关键词之间用分号隔开。5. 正文毕业论文（设计）的正文包括前言（引言）、正文、结论三个部分。外语类专业毕业生必须用所学专业外语撰写。毕业论文（设计）的篇幅一般6000字左右。(1)前言（引言）前言（引言）主要说明研究工作的目的、范围，对前人的研究状况进行评述分析，阐明研究设想、研究方法、实验设计、预期结果、成果的意义等。(2)正文正文是对研究工作与研究内容的详细表述，一般由标题、文字、表格或公式等部分组成。该部分要运用选定的研究方法分析问题、论证观点，尽量反映出研究能力和学术水平。正文是毕业论文（设计）的核心部分，占据主要篇幅。正文是论文的主体，要求观点清晰、论点正确、论据可靠、论证严密、层次清楚。正文中的图表和计量单位要规范。图须有序号、图题、图例、量和单位，图序号须用阿拉伯数字，与图题空 1 格，写在图下方；表格采用 3线表，表头线和表尾线为粗黑线，表两边不要串写文字，表序号须用阿拉伯数字，与标题空 1格，写在表上方；一律使用法定计量单位。(3)结论结论是对整个研究工作进行归纳和总结。结论应当准确、完整、明确、精练。如不可能导出应有的结论，也可以没有结论而进行必要的讨论，阐述本课题研究中存在的问题及进一步开展研究的建议。6. 谢辞（致谢）谢辞（致谢）是对给予各类资助、指导和协助完成科研工作，以及提供各种条件的单位和个人表示的感谢。谢辞应实事求是。7. 参考文献文后参考文献，是论文的重要组成部分，按顺序和规定的格式列在正文之后。所列出的文献，应当是作者亲自阅读或引用过的，出处要翔实，要进行核实查对。所引用的文献应是公开出版的刊物或著作，内部刊物一般不引用。正文中参考文献的标注方法，是在引用文字（即所引用的词组、句子、段落等）结束处的右上角标出参考文献序号。全文参考文献的序号要按照从小到大的次序排列，某一文献多次引用时，要用同一序号标出。文后参考文献的编写方式，是依正文中参考文献序号的次序排列所有的参考文献，且一个参考文献只能出现一次。8. 附录凡不宜收入正文中而又有价值的内容，可编入毕业论文的附录中。附录内容主要包括：正文中所使用公式的推导与证明过程；使用的主要符号、单位、缩写、程序全文及其说明等；在正文中无法列出的实验数据；重复性数据图表；调查问卷等。附件3： 大学本科毕业论文（格式）格式（理科）（说明：本表供理工科专业学生用，以下所有红色、蓝色文字仅供参考，学生在写作论文时请保留字体、字号，改写或删除掉文字，黑色文字请保留。每一页的上方(天头)和左侧(订口)分别留边25mm，下方(地脚)和右侧(切口)应分别留边20mm，装订线5 mm，页眉和页脚为0。论文题目使用黑体三号字，正文使用宋体小四号字，行距为单倍行距；一级标题段前段后为0.5行，正文段前段后为0，字符间距为标准。为保证打印效果，学生在打印前，请将全文字体的颜色统一设置成黑色。以上说明参阅后请自行删除，包括本文本框！）（顶头空2行）目 录（4号黑体，居中）摘要1关键词1Abstract1Key words1引言（或绪论）11材料与方法Y1.1材料 Y1.2方法 Y1.2.1Y1.2.2Y1.2.3Y1.2.4Y2Y2.1Y3 Y（略）X （正文第X章）Y致谢Y参考文献Y附录A （必要时）Y附录B （必要时）Y图1 （必要时）Y图2 （必要时）Y表1 （必要时）Y表2 （必要时）Y注：1. 目次中的内容一般列出“章”、“节”、“条”三级标题即可；2X、Y表示具体的阿拉伯数字；毕业论文（设计）题目（3号黑体）专业学生 学生姓名指导教师 指导教师姓名（小四仿宋体）摘要：（200300字，五号宋体）关键词： （3-5个，五号宋体）Title（3号Times New Romar）Student majoring in Name Tutor Name（小四Times New Romar）Abstract： （五号Times New