计算机组成原理第二章.ppt

1、定点数加减法运算及电路实现 补码的加减法运算，全加器，溢出，快速加法运 算（进位链），ALU 2、定点数乘除运算和电路实现 原码、补码，布斯算法，原码恢复余数、不恢复 余数 3、快速乘除法运算技术和电路实现 布斯乘法，阵列乘法器，阵列除法器 4、浮点数四则运算以及实现 加减乘除 本章第二讲安排本章第二讲安排 加法规则： 先判符号位，若相同，绝对值相加，结果符号不变；若不同 ，则作减法，|大| - |小|，结果符号与|大|相同。 减法规则： 两个原码表示的数相减，首先将减数符号取反，然后将被减 数与符号取反后的减数按原码加法进行运算。 补码加法 1.原码加/减法运算 补码加法的公式: x 补 y 补 xy 补 (mod 2) 在模2意义下，任意两数的补码之和等于该两数之和的补码。 这是补码加法的理论基础。 2.补码加法运算 特点：不需要事先判断符号，符号位与码值位一起参加运算 。 符号位相加后若有进位，则舍去该进位数字。 假设采用定点小数表示，因此证明的先决条件是： x 1，y 1，xy 1。 (1) x 0， y 0，则xy 0。 相加两数都是正数，故其和也一定是正数。正数的补码和 原码是一样的，可得： x 补 y 补xy xy 补 (mod 2) 公式证明： (2) x 0，y 0，则 xy0 或 xy0 时，2+ (x+y) 2，进位2必丢失，又因 (x+y)0， 故 x补 y补xy xy补 (mod 2) 当x+y0，则 xy0或 xy10 调整 故： 1. 和为1015时，加6校正； 2. 和数有进位时，加6校正。 和数(4位) 有进位 调整 28 0010 1000 + 9 0000 1001 37 0011 0001 （=31） 0000 0110 0011 0111 (=37) 1.一位BCD码行波式进位加法器一般结构： 0 11 2.n位BCD码行波式进位加法器一般结构： 缺点： (1)串行进位，它的运算时间长； (2)只能完成加法和减法两种操作而不能完成逻辑操作。 多功能算术/逻辑运算单元(ALU)： 不仅具有多种算术运算和逻辑运算的功能； 而且具有先行进位逻辑。 从而能实现高速运算。 由一位全加器(FA)构成的行波进位加法器： SiAiBiCi 一位全加器(FA)的逻辑表达式为: (1) Ci-1 是进位信号的逻辑式 (2) 定义两项辅助函数： (3) Gi = AiBi (4) Pi = AiBi 解决方案： 多功能算术/逻辑运算单元(ALU) 将全加器的功能扩展以完成多种算术逻辑运算。 Ci-1= AiBi + (AiBi) Ci) = AiBiBiCiCiAi Ci-1=Gi+PiCi Gi称为进位产生函数，其逻辑含义是若该位两个输入Ai、Bi 均为1，必然产生进位，此分量与低位进位无关。Pi称为进位 传递函数，逻辑含义是当Pi1，如果低位有进位，本位必然 产生进位，也就是说，低位传来的进位Ci能超过本位而向更高 位传递。 Gi = AiBi Pi = AiBi Ci-1=Gi+PiCi 4位之间采用先行进位（并行进位）公式。 根据 Cn-i-1G n-i P n-i Cn-i ，每一位的进位公式可递推如下： 第0位向第1位的进位公式为: Cn-1GnPnCn (其中Cn是向第0位（末位）的进位) 第1位向第2位的进位公式为: Cn-2Gn-1Pn-1Cn-1Gn-1Pn-1GnPn-1PnCn 第2位向第3位的进位公式为: Cn-3Gn-2Pn-2Cn-2 Gn-2Pn-2Gn-1Pn-2Pn-1GnPn-2Pn-1PnCn 第3位的进位输出（即整个4位运算进位输出）公式为: Cn-4 Gn-3Pn-3Cn-3 Gn-3Pn-3Gn-2 Pn-3Pn-2Gn-1 Pn-3Pn-2Pn-1G n Pn-3Pn-2Pn-1PnCn 4位ALU的进位关系及逻辑电路 C2 G3P3C3 C1 G2P2C2G2P2G3P2P3C3 C0 G1P1C1 G1P1G2P1P2G3P1P2P3C3 C-1G0P0C0 G0P0G1 P0P1G2 P0P1P2G3P0P1P2P3C3 P*G* 可以得到： C-1G*P*C3 C-1是最后进位输出。 逻辑表达式表明，这是一个先行进位逻辑。换句话说， 第0位的进位输入Cn可以直接传送到最高位上去，因而可以 实现高速运算。 利用上述原始推导公式实现的4位算术/逻辑运算单元 (ALU) 74181ALU 从进位关系上看 并行加法器的进位逻辑 74181ALU为4位并行加法器， 组成16位的并行加法器怎么办？ 4片(组)74181连接 怎样连？ 组与组之间串行连接 组与组之间并行连接 (1) 组间串行进位 将四个并行加法器串联起来，组成一个16位加法器，分为4 组，每个小组4位，各组内的4位并行进位加法器的进位输出 依次传给高一级，并作为高一级的进位输入，各个组间采用 串行进位方式，这样就构成了组内并行，组间串行的进位加 法器。C-1是这个16位加法器的进位输出。 (2)组间并行进位两级先行进位的ALU 这种结构相当于将加法器分为两级，四个小组的组内进位链 为0级，组间进位链为1级。形成这个进位结构的方法是：每个 小组为1级组间进位链提供两个辅助函数，即小组进位产生函 数G*i和小组进位传递函数P*i (i=0,1,2,3)。并且这两个辅助函数 只与Gi、Pi、C0有关。然后在组间使用一个并行进位链产生组 间的进位。 G*i为本小组所产生的进位，与由低位小组来的进位无关（ 因为G*i只与本小组的输入Ai、Bi有关）； P*i为