数字电子技术基础PPT第4章 组合逻辑电路.pptVIP

数字电子技术 A 40小时讲课 8小时实验 数字电子技术 A课程设计 时间: 一周 第4章 组合逻辑电路 逻辑电路分为组合逻辑电路与时序逻辑电路两类，本 章介绍组合逻辑电路，内容包括组合电路分析、各种集成 组合电路部件和组合电路设计。 4.1 组合逻辑电路的一般问题 组合逻辑电路就是一些逻辑门电路的组合，目的是根据输入信号产生需要的输 出信号，其特点是其任意时刻的输出仅是该时刻输入信号的逻辑函数，或者说组合 逻辑电路的输出信号是与时间无关的输入信号组合。 组合电路框图如图4-1所示，组合电路的一般形式具有多个输入与输出。 图中a1，a2，an表示输入变量，y1，y2，ym表示输出变量，输出与输 入间的逻辑关系可以用一组逻辑函数表示： Y=F（A） 可以使用真值表、卡诺图、逻辑图或是逻辑函数式来描述组合电路。 4.2 组合电路分析 组合电路分析就是看懂组合电路，需要分析的内容包括： 研究组合电路的逻辑功能； 研究组合电路输入输出波形之间的关系，以及组合电路的电特性。 4.2.1 组合电路的逻辑功能分析 【例4-1】 试分析图4-2所示组合电路的逻辑功能。 解：由图，得到逻辑函数式如下： ABCY 0001 0011 0101 0110 1000 1010 1100 1110 由真值表可知，该电路是数值检测电路，如 果数值小于3，该电路输出1，否则输出0。 【例4-2】 试分析图4-3所示组合电路的逻辑功能。 解：首先按照从输入开始逐级写出各级逻辑函数式的分析方法，最后写出输出Y的 逻辑函数式： 这是一个素数判别电路，当素数出现在电路输入端时，该电路输出Y=1。 【例4-3】 对于图4-4（a）所示电路图与图4-4（b）所示的输入波形，试画出该电路 的输出波形。 解：首先由电路图得到输出Y的函数式为： ABCY 0001 0011 0101 0111 1001 1010 1100 1110 在输入A、B、C的波形上标记电平值，然后由真 值表则有图4-3（c）所示的输出Y的波形。 4.2.2 组合电路的波形分析 4.2.3 组合电路的延迟时间分析 组合电路中输入变量变化与其引起输出变量变化之间的时间差称为传输延迟，传 输延迟与电路复杂性、门电路的驱动能力、温度、芯片电压有关。 tPLH是门电路低电平到高电平的传输延迟时间， tPHL是高电平到低电平的传输延迟时间 平均传输延迟时间tPD： 对于图4-5（a）所示的与门: 不考虑门电路的延迟，则输出波形如图4-5（b）所示； 若采用平均传输延迟时间tPD则有图4-5（c）所示的传输延迟时间； 图4-5（d）显示的是分别采用tPLH和tPHL参数的传输延迟时间。 逻 辑 系 列传输延迟tPD（ns）每门功耗（mW）说 明 74001010标准TTL 74H00622高速TTL 74L00331低功耗TTL 74LS009.52低功耗肖特基TTL 74S00319肖特基TTL 74ALS003.51.3 先进低功耗肖特基 TTL 74AS0038先进肖特基TTL 74HC0080.17高速CMOS 表4-3所示的是不同系列与非门的延迟时间与功耗表。 表4-4显示的是74LS系列部分门电路的传输延迟时间。 芯片功能tPLH（ns）tPHL（ns） 典型最大典型最大 74LS04非门9151015 74LS00与非门9151015 74LS02或非门10151015 74LS08与门8151020 74LS32或门14221422 【例4-4】 试推 导图4-6所示组 合电路的传输延 迟时间。图中非 门为74LS04， 与非门为 74LS00。 ABCY 0000 0011 0100 0110 1001 1011 1101 1110 组合电路的最大延迟时间就是级数最 多路径上各级门最大延迟时间之和。 。第1级为非门74LS04，最大延迟时 间tPD=15 ns；第2、3级为与非门 74LS00，最大延迟时间tPD=15 ns， 因此该门电路的最大延迟时间为45 ns 。 4.2.4 组合电路的电特性分析 （1）各个门之间的噪声容限 噪声容限与芯片系列有关，不同系列的芯片噪声容限不同。为方便使用，常用系 列在5 V电源电压下的噪声容限表与最大输入输出电流总结如表4-6所示。 参 数74TTL74LS74HC74HCT4000B VIHmin（V）2.02.03.52.03.33 VOHmin（V）2.42.74.94.94.95 VNH（V）0.40.71.42.91.62 VILmax（V）0.80.81.50.81.67 VOLmax（V）0.40.50.10.10.05 VNL（V）0.40.31.40.71.62 IIHmax（mA）4020111 IILmax（mA）-1600-400-1-1-1 IOHmax（mA ） -0.4-0.4-4-4-0.51 IOLmax（mA ） 168440.51 （2）电源电流与功耗 不同系列、不同门电路的电源电流都是不同的，几种74LS系列门电路的最大电 源电流如表4-7所示。 芯 片功 能 最大电源电流（mA） 最大平均电源电流 （mA） ICCHICCLICCmax 74LS002输入与非门1.64.43 74LS022输入或非门3.25.44.3 74LS04非门2.46.64.5 74LS08四3输入与门4.88.86.8 74LS10三3输入与非门1.23.32.25 74LS32四2输入或门6.29.88 TTL门门的功耗为最大平均电源电流乘以门的电源电压： PDmax=ICCmax VCC CMOS器件，静态电流很小，都在微安级 主要功耗为动态功耗，动态功耗由内部功耗PT与负载功耗PL两部分组成。 【例4-5】 图4-8所示的是单片机引脚经过74LS04与74LS10门电路组成的2线-4线 译码器驱动发光二极管的电路。 由单片机数据手册可知VIHmin=0.6VCC，VILmax=0.2VCC，VOLmax=0.7 V（ IOL=20 mA），VOHmin=4.2 V（IOH=20 mA）。发光二极管管压降VD=1.6 V ，工作电流ID=5 mA。图中VCC=+5 V。试分析各个芯片的噪声容限、驱动 能力。 单片机驱动74LS04芯片，噪声容限与驱动能力如下。 高电平噪声容限：VNH=4.2-2=2.2 V 74LS04输入引脚的高电平输入电流IIH=20 uA，单片机的驱动能力为20 mA，因 此高电平驱动能力足够。 低电平噪声容限：VNL=0.8-0.7=0.1 V 74LS04输入引脚的低电平输入电流IIL=400 uA，单片机的低电平驱动能力为 20 mA，因此低电平驱动能力足够。 由单片机数据手册可知VIHmin=0.6VCC，VILmax=0.2VCC，VOLmax=0.7 V（IOL=20 mA ），VOHmin=4.2 V（IOH=20 mA）。发光二极管管压降VD=1.6 V，工作电流ID=5 mA 。图中VCC=+5 V。试分析各个芯片的噪声容限、驱动能力。 74LS04与74LS10都属于74LS系列芯片，因此噪声容限能够满足要求 。 图中74LS04各输出引脚驱动的输入端数最大为4个，远小于74LS系列芯 片的20个扇出能力。 74LS10输出驱动发光二极管 题目要求发光二极管电流ID=5 mA，二极管限流电阻R由下式计算： R=（VCC-VD-VOL）/ID=（5 V-1.6 V-0.5 V）/5 mA=580 可以实际取值560 。 【例4-6】 试分析图4-8所示电路的最大电源电流与静态功耗。 74LS04的每个芯片的平均电源电流为ICCmax=4.5 mA，74LS10的为 ICCmax=2.25 mA。 所以该组合电路中的门电路部分的最大电源电流Ig为 Ig=1（4.5 mA）+2（2.25 mA）=4.5 mA +4.5 mA =9 mA 发光二极管部分的最大电流Id为4（5 mA）=20 mA。 最大电源电流为Imax= Ig+Id=9 mA+20 mA=29 mA 该电路的最大静态功耗为PDmax=ImaxVCC=29 mA5 V=145 mW 4.3 组合电路部件 4.3.1 编码器 不同事物用不同的二进制码表示称为编码。对每一个输入信号都有一 个相对应二进制数码输出的器件称为编码器（Encoder），若编码器有2n 个输入，则应该有n个输出。 1十进制数-BCD编码器 十进制数-BCD编码器又称为10线-4线编码器，其编码表如表4-8所示。 由真值表，逻辑函数式为： A3=8+9 A2=4+5+6+7 A1=2+3+6+7 A0=1+3+5+7+9 十 进 制 数 4位编码输 出（BCD ） A3 A2 A1 A0 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 当输入的十进制数中如果只有一个数字 具有高电平时，则输出对应数字的BCD 编码。 2十进制数-BCD优先编码器74LS147 十进制数-BCD优先编码器74LS147除具有上述编码器相同的功能外，还 具有优先编码功能，就是在同时输入多个数字时，只对最大数字进行编码 。 输 入输 出 12345678 9 D C B A 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 由真值表可以看出，74LS147的输出是低电平有效的BCD 码 图4-12所示电路是74LS147的典型应用电路， 该电路可以将09十个按键信号转换成低电平有效的BCD编码输出， 可以输出任何按键按下的信号Y。 当按键按下时，信号Y=1，否则信号Y=0。虽然按键0的信号未进入 74LS147，但是当按键0按下时，按键按下信号Y=1，同时编码输出 1111，这就相当于0的编码是1111。 38线-3线优先编码器74LS148 8线-3线优先编码器74LS148的符号如图4-13所示。真值表如表4-10所示。该编 码器的输入与输出都是低电平有效。 输 入输 出 EI01234567A2A1A0GSEO 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 输入信号低电平有效，当多个输入有效时，对最大输入数字进行优先编码。 输出信号为低电平有效的3位二进制编码。 输入端EI是片选端，当EI=0时，编码器输出编码，否则编码器输出全为高电平。 输出信号GS=0表示编码器工作正常，而且有编码输出，这表明编码器正在输出编 码信号。 输出信号EO=0表示编码器正常工作但是没有编码输出，EO=1表示有编码输出，常 用于编码器级联。 74LS148具有级联功能，可以用两片74LS148组成16线-4线编码电路。图4-14就 是16线-4线编码电路的连线图。 图中 高8位编码器74LS148（2）的输出 信号EO与低8位编码器74LS148（1）的 输入信号EI相连，表示只有高8位没有编 码输出时，低8位才能输出编码； 由于两个编码器在编码时输出的编码是 相同的，所以两个编码器的各对应位输 出经与非门相或后输出，形成该电路编 码输出的低3位； 而输出编码的最高位取自高8位编码 器74LS148（2）输出信号GS的非，因 为高8位编码器编码输出时GS=0，使 Y3=1，而低8位编码器74LS148（1）编 码时，74LS148（2）的GS=1，使Y3=0 。 148（1)输出00000111，148（2）输 出10001111 这里与门作为或门使用 4.3.2 译码器 1译码器原理 将输入二进制代码转换成与代码对应的高、低电平或是另外一种代码的 电路称为译码器（Decoder），译码器与编码器的功能相反。译码器是多输入 多输出信号的逻辑电路，一个n-2n译码器，具有n个输入和2n个输出信号，对 于每一个可能的输入，只有一个输出为1，或者说，每一个输出对应着一个输 入信号的最小项。 图4-16 2线-4线译码器的逻辑电路 23线-8线译码器74LS138 74LS138是3线-8线译码器，它 的逻辑符号见图4-17。功能表如 表4-11所示。 74LS138构成的数据分配器电路如图4-18（b）所示。 图中G1作为数据输入端（同时使 ），把输入C、B、A作为选 择端，则可以把G1端输入的信号I送到一个由选择端指定的输出端。 【例4-7】 用两个3线-8线译码器组成4线-16线译码器，要求把输入信号 A3、A2、A1、A0译成16个低电平信号D0D15，并使该译码器具有片选 使能信号EN。 图4-19 用 74LS138实现4线 -16线译码器 输入范围为 00000111时U1译码 输出 输入范围为 10000111时U2译码 输出 37段数码显示译码器 （1）采用发光二极管的7段数码管 7段数码管由发光二极管组成，发光二极管的管压降在1.61.8 V之间 ，最大电流不超过30 mA，响应时间约为0.1 us，在室内光线情况下， 10 mA电流就可以获得足够的亮度。 数码管又根据发光二极管的连接方式分为共阳数码管和共阴数码管。图 4-20（a）、（b）和（c）分别是共阳与共阴数码管外形、内部连线与显示 字形图， （2）用于共阳数码管的译码电路7446/LS47 采用集电极开路输出，具有试灯输入、前/后灭灯控制和有效低电平 输出，最大输出驱动电压为：7446为30 V，LS47、LS247为15 V，吸 收电流7446为40 mA，LS47为24 mA。 该译码电路对应BCD输入，输出数字09，而对于大于数值9的输 入，输出该译码器功能表确定的图形。 共阳数码管的译码电路7446/LS47的符号与译码输出显示字形如图 4-21所示，功能表如表4-12所示。 十进制 或功能 输 入输入/输出输 出 DCBAabcdefg显 示 01100001ononononononoff0 1100011offononoffoffoffoff1 2100101ononoffononoffon2 3100111ononononoffoffon3 4101001offononoffoffonon4 5101011onoffononoffonon5 6101101onoffononononon6 7101111onononoffoffoffoff7 8110001ononononononon8 9110011ononononoffonon9 10110101offoffoffononoffon输出特定 符号（见 图4-17（b） ） 11110111offoffononoffoffon 12111001offonoffoffoffonon 13111011onoffoffonoffonon 14111101offoffoffonononon 15111111offoffoffoffoffoffoff 0offoffoffoffoffoffoff灭灯 1000000offoffoffoffoffoffoff 01ononononononon8（亮灯） 共阳数码管的译码电路7446/ LS47的功能表 该译码器有4个控制信号：灯测试端，动态灭灯输入，灭灯输入/动态灭灯输出，它们 功能如下。 所有各段都灭功能：当 作为输入端使用时，若 =0，则不管其他输入信号 ，输出各段都灭。 各段都灭检测功能：当 作为输出端使用时，若 输出0，表示各段已经熄 灭。 所有各段都亮功能：当 =1或开路而 =0时，所有各段都亮，该功能用于测试 各段的工作情况。 灭0功能：当 =0，同时A、B、C、D信号为0，而 =1时，所有各段都灭， 同时输出0，该功能是灭0。 显示功能：若使 =1或开路， =1或开路， =1时，按照功能表显示输入数字 为015对应的图形，并且不灭0。 7446与共阳数码管的连接见图4-22。 图中电阻R为限流电阻，具体 阻值视数码管的电流大小而定，电 流一般取510 mA。 7446是OC输出，电源电压可 以达到30 V，吸收电流40 mA， （3）用于共阴数码管电路74LS48 74LS48采用高电平有效输出，具有试灯输入、前/后 沿灭灯控制，灌电流负载能力为6.4 mA。74LS248与 74LS48电特性基本相同，只是显示6时，LS248的a段 亮，显示9时，LS248的d段亮。 74LS48使用方法： 74LS48输出拉电流能力小（0.4 mA），灌电流能力大（6.4 mA），所以一 般都要外接上拉电阻推动数码管，LS48译码器的典型使用电路见图4-24。 4液晶显示器 分段式液晶显示器正常情况下在前玻璃板与背板之间充满液晶的段是透明的， 但是当315 V的交流电压加在前玻璃板段电极与背板电极之间时，液晶分子紊乱 变成不透明呈现黑色。 液晶工作时需要加4060 Hz的交流信号。当输入信号Vi为低电平时，异或门 输入时钟信号CLK与其输出信号同相位，所以液晶电极之间没有电压；这时液晶分 子排列整齐，液晶呈现透明状态，不能看到字段，这种情况如图4-25（b）所示； 当输入信号Vi为高电平时，输入异或门的时钟信号CLK与其输出信号之间相 位差180，形成交流电压，液晶分子受电场作用排列混乱，呈不透明状态，在外 界光线照射下可以看到字段，这种情况如图4-25（c）所示。 图4-26所示的是使用 4511芯片的液晶7段显 示电路。 图中4511是具有锁存器的BCD-7段锁存/译码/驱动器，输出高电平有效。 4511电源电压的范围为315 V，在5 V电源时，输出高电平VOH为3.54 V时， 驱动电流为IOH为25 mA。 异或门采用四2输入异或门4070，时钟频率取50 Hz。当输入BCD码信号时，经 过译码器输出7段信号，对应段的驱动器输出高电平，经过异或门，交流电压加在对 应段上，使其液晶排列混乱，呈现不透明状态。 5译码器实现逻辑函数 由于译码器输出所有输入信号的最小项，若输入变量为n，则有2n个最小 项，因此可以用附加的或门选择需要的最小项组成输入变量不大于n的逻 辑函数。 【例4-8】 试用74LS138实现多输出逻辑函数式。 解：函数式可以变换为： 4.3.3 数据选择器 从多个输入信号中选择一个作为输出，称为数据选择器（Multiplexers/Data Selectors），常用于把信息从多个数据源点传送到一个终点去的逻辑电路。 4选1数据选择器逻辑电路与逻辑符号 18输入选择器74LS151 集成多路选择器74LS151具有8个输入信号D0D8，一对互补输出信号Y和W，三 个数据选择信号C、B、A和使能信号。符号如图4-26所示，功能如表4-30所示 输 入输 出 选 择选通 YW CBA 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 D0 D1 D2 D3 D4 D5 D6 D7 1 D0 D1 D2 D3 D4 D5 D6 D7 选择器的输出信号为： 图4-31 两个8选1数据 选择器组成的16选1数 据选择器电路 选择输入为00000111 时,选择I7I0,U1输出 选择输入为10001111 时,选择I15I8,U2输出 图4-32电路是四2选1选择器74LS157的应用，该电路使用74LS157将 2位BCD数据（A0、A1、A2、A3和B0、B1、B2、B3）分时输入到BCD-7 段译码器74LS48，经过译码后送入数码管显示。 一定频率脉冲信号S加在74LS157的选择端选择BCD信号，同时还通过 非门控制数码管的公共阴极以决定数码管的亮灭。这样就可以使数码管交替 显示BCD数据，当脉冲频率足够高时，看见两个数码管都在显示数据。 2用数据选择器实现逻辑函数 数据选择器的输出实际是选择信号与输入信号组成的最小项之和，或者说选择信 号的最小项与对应输入信号之间是相与的关系。 在实现逻辑函数时，常采用输入信号挑选选择信号最小项的方法（用于逻辑函数 的变量数与选择信号的变量数相同的情况）； 或是选择信号与对应的输入信号组成最小项的方法（用于逻辑函数的变量数比选 择信号的变量数多一个的情况）。 【例4-9】 用多路选择器74LS151实现函数。 解：由于74LS151具有3个选择信号输入端，与要 实现的逻辑函数变量数相同，所以要使用输入信号 挑选选择信号最小项的方法，就是使输入信号 D0=D2=D3=D5=1，其余为0，这样就可以将选择 信号的最小项m0、m2、m3、m5保留。实现该例 的逻辑电路如图4-33所示。 【例4-10】 用多路选择器74LS151实现函数： 若输入变量A、B和C顺序连接74LS151的3个选择信号端，则可将函数式变换成下 式： 可写成最小项形式 4.3.4 数值比较器 用于比较两个二进制数值大小的逻辑电路称为数值比较器。如图4-35所示，对 两个二进制数A和B进行数值比较，有三种比较结果：AB、A=B和AB 0 0 0 1 1 0 1 1 1 0 0 0 1 0 0 0 1 1 0 0 1位数值比较器用于比较两个1位 二进制数，比较结果见表4-9。 图4-35 比较器框图 74LS85是集成4位比较器，用于比较、两个数的大小，它还有级联输入端，通过 级联输入端可以连接成8位、16位或更高位数的比较器。74LS85的逻辑符号见图4 -37。 比 较 输 入级 联 输 入输 出 A3 B3A2 B2A1 B1A0 B0AB AB A=BAB AB A=B A3B3 A3B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A2B2 A2B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A1B1 A1B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A0B0 A0B0 A0= B0 A0= B0 A0= B0 A0= B0 A0= B0 1 0 0 0 1 0 1 1 1 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 0 0 0 1 1 0 从74LS85的功能表4-10可看出，该比较器首先判断 A3和B3，再比较A2和B2，然后比较A1和B1以及A0 和B0，若它们都相等，就判断级联信号。 使用74LS85比较器组成大于4位数值比较器时，要将74LS85比较器级联， 使用74LS85组成8位数值比较器见图4-38。 4.3.5 加法器 1加法器工作原理 （1）半加器 能对两个1位二进制数进行相加得到和及进位的电路称为半加器。按 照二进制运算规则可以得到表4-16所示的真值表，由真值表可以得到如 下逻辑函数式： 输 入 输 出 A BS C 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 （2）全加器 能对两个1位二进制数相加并考虑低位来的进位，得到和及进位的逻 辑电路称为全加器。 全加器真值表如表4-17所示 A B CI全加和S进位输出CO 0 0 000 0 0 110 0 1 010 0 1 101 1 0 010 1 0 101 1 1 001 1 1 111 （3）串行进位的多位加法器 n个全加器的串联可构成n位加法器，每个全加器实现1位二进制数据 全加和，构成方法是依次将低位全加器的进位Cn+1输出端连接到高位全加 器的进位输入端Cn。 每一位的相加结果都必须等到低 一位的进位产生之后才能形成，即 进位在各级之间是串联关系，所以 称为串行进位加法器。 必须等待前级进位才能形成本 级的进位和全加和，所以当位数很 多时，运算速度会很慢。 图4-41 使用4个全加器74LS183构成的4位加法器 （4）先行进位的多位加法器 为了提高运算速度，必须设法减小由于进位引起的时间延迟，方法就是事先 由两个加数构成各级加法器所需要的进位。 （5）集成加法器74LS283 集成加法器74LS283是4位二进制超前进位加法器。它的符号如图4-42所示 。 *2使用加法器实现减法 二进制减法操作可以通过先求出减数的补码再加上被减数求得。补码的求法为 反码加1。例如求1101的补码，首先求1101的反码，为0010，然后再加1，得 到0011。 图4-43 由74LS283组成的减法电路 *3BCD加法器 BCD码只用了4位二进制的10个状态，还有6个无关状态没有使用，所以BCD码相加 后还应该去掉无关状态，还原成BCD码。两个BCD码相加，结果可分为三种情况： 结果小于9，还是BCD码，例如0011+0101=1000，而BCD码应为1000。 结果大于9，不是BCD码，例如0110+0101=1011，而BCD码应为10001。 结果有进位，不是BCD码，例如1000+1001=10001，而BCD码应为10111。 为使相加结果是BCD码，需要对、两种情况进行修正。 对于情况需要将二进制的和减去1010，就是说当和为1010、1011、1100、1101、 1111时减去1010；或者是给和加一个进位，然后再加上0110，结果相同。因为BCD 码比和大0110。为判断何时需要加0110修正，需要对和进行判断，当和为1010、 1011、1100、1101、1111时进行加0110操作，所以判断电路的函数式为 ，这里S3、S2、S1和S0是加法器输出和。 对于情况只要保留进位并将和加0110就会得到BCD码。 *4.3.6 奇偶校验电路 数字信号在传输过程中，不可避免会出现错误，奇偶检验电路就是用于检查数 字信号传输正确性的电路。 1校验原理 在数字信号发送过程中，在要传输的数字信号中，增加校验位，使数字信号中 1的个数是偶数或是奇数；在数字信号接收过程中，按照约定检查数字信号中1的个 数是偶数还是奇数就可以知道数字信号传输的正确性，当然这只是在某种程度上检 查数字信号传输的正确性。 使用异或门可以检测数字信号中1的个数，如单个异或门可以检测2位数字信号 中1的个数，当信号中1的个数是偶数时，异或门输出0，否则异或门输出1。同理， 三个异或门可以检测4位信号中1的个数。所以用多个异或门可以实现多位数字信号 中1的个数的奇偶判断。 2集成9位奇偶校验产生/检查电路74LS280 74LS280的符号如图4-45所示，功能如表4-18所示。 输入信号中 1的个数 输 出 EvenOdd 0、2、4、6 、8 10 1、3、5、7 、9 01 校验检查：当该芯片作为偶校验检查器时，若是输入为偶数个1，Even引脚 将输出1，当奇数个1时，Even引脚输出0；当该芯片作为奇校验检查器时，若是 输入为奇数个1时，Odd引脚输出1，否则，Odd引脚输出0。 校验产生：当该芯片作为偶校验产生器时，检验位取自Odd引脚，因为该引 脚在输入为奇数个1时，输出为1，否则输出0；同理，作为奇校验产生器时，校验 位取自Even引脚。 4.4 组合电路设计 组合电路设计就是由实际的组合逻辑电路问题得到组合逻辑电路，有两种组合 电路设计方法，一种是逻辑设计法，另一种是直接设计法。 4.4.1 组合电路的逻辑设计法 1逻辑设计法步骤 组合电路的设计就是用电路图描述实际组合逻辑问题。组合电路的 逻辑设计法步骤如下。 将实际逻辑问题抽象成真值表。首先分析实际问题，确定输入输出变 量及它们之间的逻辑关系。定义变量逻辑状态含义（确定逻辑状态0和1 有何实际意义）。列真值表（将所有原因和结果列表）。 根据真值表写逻辑函数式，并化简成最简与或逻辑函数式。 选定门电路类型和型号。 按照门电路类型和型号变换逻辑函数式。 根据函数式画逻辑图。 【例4-11】 设有甲、乙、丙三台电动机，它们运转时必须满足在任何时间必须有 而且仅有一台电动机运行，如不满足该条件，就输出报警信号。试设计此报警电 路。 根据题意可列出表4-19所示真值表。 写逻辑函数式 A B CY 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 选定74系列小规模门电路，各种门电路 都可以使用。 化简得到 【例4-12】 某木工机械用圆锯将圆木按照所需尺寸切断，再用带锯将传送台 上移动的圆木锯成板材。 其电动机运行规律为：润滑泵电动机M1运转后，传送台电动机M2才能运转 ； 带锯电动机M3运转与传送台电动机M2运行无关；传送台电动机M2停止运转 后，用于切断的圆锯电动机M4才能运转； 带锯电动机M3与圆锯电动机M4不能同时运转。 现要求设计一个组合逻辑，保证各个电动机的误动作不会发生。开关S1、S2 、S3、S4分别控制电动机M1、M2、M3、M4，开关接通为1，电动机运转为 1。开关断开为0，电动机停止运转为0。 开 关M1M2M3M4说 明 S1S2S3S4润滑泵传送台带锯圆锯 00000000电动机都不运行 00010001允许 00100010允许 00110000不允许，带锯与圆锯不能同时运行 01000000不允许，润滑泵不开，传送台不能运行 01010000不允许，润滑泵不开，传送台不能运行 01100000不允许，润滑泵不开，传送台不能运行 01110000不允许，润滑泵不开，传送台不能运行 10001000允许 10011001允许 10101010允许 10110000不允许，带锯与圆锯不能同时开 11001100允许 11010000不允许，传送台与圆锯不能同时开 11101110允许 11110000不允许 表4-20 例4-20的真值表 由真值表可以得到控制各个电动机的卡诺图，如图4-49所示。 由卡诺图，可以得到各个电动机 的控制逻辑函数式： 若是采用与非门实现，还应该用摩 根定理变换电动机控制函数式，变 换结果如下： 该电路由人工控制开关操作，基本处于静态，而所采用的74HC系列器件，静态电 源电流极小，只需要微安级的电源电流 2组合电路逻辑设计中应该注意的问题 （1）输入引脚数的限制 （2）输出能力不够 （3）选择单门集成电路 （4）采用可编程逻辑器件实现 4.4.2 组合电路的直接设计法 直接设计法步骤： 清楚地知道所设计组合逻辑电路的功能。 熟悉各种集成组合电路部件的工作原理。 能够读懂集成组合电路部件功能表，清楚地知道其每个引脚功能。 通过思考（可以查阅资料），直接连接电路，实现组合逻辑电路。 【例4-13】 设计一个8位数码管扫描显示电路，该电路数据源为8位BCD 码。 解：8位数码管扫描显示电路需要8位数据源选择电路、7段译码电路 、位扫描电路和数码管。 根据题目要求，选择共阳数码管，使用7段译码器7446作为译码器， 用数据选择器74151选择数据源，用3线-8线译码器74138作为位扫描译码 器。具体电路如图4-51所示。 CBA7415174138 000选择 数据源AY0输出，数码管1显示 001选择 数据源BY1输出，数码管2显示 010选择 数据源CY2输出，数码管3显示 011选择 数据源DY3输出，数码管4显示 100选择 数据源EY4输出，数码管5显示 101选择 数据源FY5输出，数码管6显示 110选择 数据源GY6输出，数码管7显示 111选择 数据源HY7输出，数码管8显示 表4-21 扫描信 号、数据源与数 码管显示之间的 关系 图4-51 8位数码 管扫描 电路 【例4-14】 试使用优先编码器74148实现32输入优先编码器。 解：该例需要知道优先编码器工作原理，还需要知道优先编码芯片74148 的工作原理，以及其各个引脚的功能。例如，多片74148级联时，各片之 间如何保持优先编码；如何输出5位编码中的高两位等。 由于编码器74148只能输出3位编码 Y2、Y1、Y0，所以对于32位输入时的高 两位编码Y4、Y3，需要使用各片的正在 编码信号GS组成，为形成有效编码高两 位输出，有表4-22所示的真值表。 由真值表有编码输出高两位的逻辑函 数式： 各片编码 器正在编 码时 ，输出信号GS 编码输 出 高两位 GS1 GS2 GS3 GS4Y4 Y3 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 0 1 1 图4-52 32输入优先编码器电路图 【例4-15】 试设计能够实现4位二进制加 减法的电路。 解： 使用异或门实现原变量或反变量 。为实现减法运算，需要求减数的补码 ，通常采用反码加1的方法，但是实现加 法运算，又要使用原码，所以应该设计 一个电路，该电路在加减法控制信号A/S 的控制之下，能够在减法时对输入原码 求反，而在加法时保持输入的原码。 如图4-53所示，采用异或门实现，当加 减控制信号A/S=1时，异或门对A4A1 求反；当A/S=0时，保持A4A1为原码 。 将第一级74LS283的进位输入端与加 减控制信号A/S相连，当进行减法运算 时，A/S=1，所以实现反码加1；而在实 现加法运算时，A/S=0，使加法不受影 响。 实现加法运算时，由于A/S=0，第1 级74LS283实现A4A1和B4B1的相 加，无论进位CO是否为1，