ICT上电测试讲解.ppt

HMD-TEST培訓之ICT上電測試原理,TR8001 ON POWER測試部份講解,電池測試原理,112 111 111在MDA信號斷開，避免DISCHARGE過程將電池電量放掉； 112在MDA接地，避免電池對MDA測試的影響，上電時恢復信號，來測試電池及R282。,POWER DELIVERY MAP,POWER ON,電壓測試線路分析,1.以上線路的輸入，輸出，及反饋信號分別是哪些？ 2.如果此電壓（+1_1V_ME)有誤測，應如何解決？,1,0,0,1,1,0,0,0,1,1,1,1,例一:NAND GATE,TTL邏輯閘測試原理(TTL Logic Test Theorem),標準邏輯閘依其邏輯行為可分為 AND、OR、XOR、NOT、NAND、NOR 、 FLIPFLOP等兩態元件及OPEN DRAIN，TRI-STATE等元件。 上述元件依其複合變化方式以真值表向量PATTERN 方式量測 。,1,0,0,1,1,0,0,0,1,1,Z,Z,例二:Tri-State Buffer,TTL測試應用,TTL 誤測解決方案,1.確認TTL芯片供電電壓是否OK 2.將誤測TTL測試BLOCK換到其他位置測試，儘量避開TREE測試BLOCK 3.加DIS-C-U的命令，一般為DISABLE SIO IC，記住加完該命令在END前加DIS-R-C命令,Tree-Chain 測試原理 絕大部分晶片元件於功能測試時需要大量的測試 Pattern，利用其 Function Pattern來檢測晶片元件是否有製程上的問題，但是這樣 的做法並不實際。不僅需要較長的測試時間，且增加開發測試程式 的難度。所以近年來，內建Tree Chain 架構的 IC 也越來越多 。 Tree Chain 的測試是藉著IC 內部的GATE串聯成Chain結構,再以TTL測試原理 測其Chain.,1,0,0,1,例一:NAND TREE,与非门,1,1,1,0,0,0,1,0,1,1,1,0,0,Open Hi,1,1,1,0,0,0,1,0,1,1,1,0,0,Open Lo,1,0,0,1,例二:XOR TREE,异或门,1,1,1,0,0,0,0,1,0,1,1,1,1,Open Hi,TREE TEST COMMAND,TREE 誤測解決方案,1.保證主板電壓穩定，若有電壓誤測，先解決電壓誤測。 2.TREE BLOCK位置切換，及BLOCK分割， 以避免前一個TREE CHAIN測試的干擾。 3.加DIS-C-U命令，來屏蔽其他IC的干擾。 4.更換對應誤測針點的開關板。,Boundary-Scan 是藉由測試 IC 內部為了製程問題而設計的線路的一種測試方法 BSCAN 測試的條件 :1.待測 IC 必須要支援 BSCAN 的測試 2.支援 BSCAN 測試的 IC 都會有一個由 IC 製造廠商所提供 的對應檔案 Boundary-Scan Description Language (BSDL) Boundary-Scan 測試原理:BSCAN 的內建測試線路是在每一個數位的輸入及輸出腳位連接至少一個 Cell 所組成的 . 第一個 Cell 並再連接一個輸入點稱為 TDI 最後一個 Cell 的輸出點稱為 TDO 在 BSCAN IC 中，內建 4 個或 5 個 BSCAN : TDI：Test data Input 串列的測試資料由此點輸入 TDO：Test data Output串列的測試資料由此點輸出 TCK：Test Clock 測試時的同步信號 TMS：Test Mode Select 測試時的測試模式輸入點 RESET：Test Reset 測試過程時的 Reset 信號輸入點 TAP 控制器 (Controller) :藉由 TCK、TMS、Reset 三個腳位的輸入資料來決定此狀態。 指令暫存器(Boundary-Scan Instruction Register， IR)設定 BSCAN 的測試命令 ，IR 的資料是由 TAP 腳位輸入 資料暫存器 (Data Register)，這些暫存器都位於 TDI 及 TDO 之間，使得經由 TDI 的輸入資料能傳入這些資料暫存器再經由 TDO 輸出。 Bypass Register :它是 TDI 到 TDO 之間最短的路線,當 IR 為 BYPASS 命令時，可以將整個 IC 視為一個單一的 Cell Device Identification Register:儲存每個 BSCAN IC 特定的零件號碼資料，可用來確認 IC 是否與其應有的號碼相同 Boundary Register :這個暫存器是最重要的暫存器 Cell 的 I/O 屬性分為 Input、Output、Bidirectory 及 Control,Boundary-Scan 測試原理,Architecture BS IC Circuit,JTAG PROTOCOL,BLOCK RESET; DL(TCK,TMS); DH(TCK); DL(TCK,TMS); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK) DH(TMS); ;,BLOCK CAPTURE; DL(TCK) DH(TMS,TDI); DH(TCK); DL(TCK,TMS); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK); DH(TCK); DL(TCK,TMS); DH(TCK); DL(TCK); DH(TCK); DL(TCK) SH(TDO); / BIT 1 / DH(TCK); / END TMS / DL(TCK) SL(TDO); / 2 / DH(TCK); DL(TCK) SH(TDO); / 3 / DH(TCK); DL(TCK) SH(TDO); / 4 / DH(TCK); DL(TCK) SH(TDO); / 5 / DH(TCK); DL(TCK) SL(TDO); / 6 / DH(TCK); DL(TCK) SL(TDO); / 7 / DH(TCK); DL(TCK) SL(TDO); / 8 / DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK); DH(TCK); DL(TCK,TMS); DH(TCK); DL(TCK); DH(TCK); DL(TCK); DH(TCK); ;,BLOCK DEVICEID; DL(TCK) DH(TMS,TDI); DH(TCK); DL(TCK,TMS); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK); DH(TCK); DL(TCK,TMS); DH(TCK); DL(TCK); WHERE IS TMS?（1） DH(TCK); DL(TCK,TDI); / IDCODE 00010110 / DH(TCK); DL(TCK) DH(TDI); DH(TCK); DL(TCK); DH(TCK); DL(TCK,TDI); DH(TCK); DL(TCK) DH(TDI); DH(TCK); DL(TCK,TDI); DH(TCK); DL(TCK); DH(TCK); DL(TCK) DH(TMS); / EXIT INSTRUCTION REGISTER / DH(TCK); / END IDCODE /,DL(TCK); DH(TCK); DL(TCK); DH(TCK); DL(TCK,TMS); DH(TCK); DL(TCK); WHERE IS TMS?（2) DH(TCK); DL(TCK) SH(TDO); / DEVICE ID / DH(TCK); DL(TCK) SH(TDO); DH(TCK); DL(TCK) SL(TDO); DH(TCK); DL(TCK) SL(TDO); DH(TCK); DL(TCK) SL(TDO); DH(TCK); DL(TCK) SL(TDO); DH(TCK); DL(TCK) SH(TDO); DH(TCK); DL(TCK) DH(TMS); DH(TCK); DL(TCK); DH(TCK); DL(TCK,TMS); DH(TCK); DL(TCK); DH(TCK); DL