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大学 数字 逻辑电路 李中发 课件 ppt

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数字逻辑电路李中发 制作中国水利水电出版社第7章 时序逻辑电路学习要点了解时序逻辑电路的特点与分类。掌握时序逻辑电路的分析方法，能熟练分析计数器等常用时序逻辑电路。了解时序逻辑电路的设计方法，能设计简单的时序逻辑电路。第7章 时序逻辑电路7.2 时序逻辑电路的分析7.3 时序逻辑电路的设计退出7.1 时序逻辑电路的特点与分类7.1 时序逻辑电路的特点与分类7.1.1 时序逻辑电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：7.1.2 时序逻辑电路逻辑功能的表示方法（1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。7.1.3 时序逻辑电路的分类7.2 时序逻辑电路的分析电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表或时序图判断电路逻辑功能12357.2.1 同步时序逻辑电路的分析步骤：计算4例时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写方程式2求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 0000011004画状态图、时序图状态图5电路功能时序图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。例输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写方程式2求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图时序图7.2.2 异步时序逻辑电路的分析和同步时序逻辑电路不同，异步时序逻辑电路中各个触发器的时钟脉冲信号不是统一的。这就意味着异步时序逻辑电路中各个触发器的状态方程不是同时成立的。分析异步时序逻辑电路时，必须要确定触发器的时钟脉冲信号是否有效。例电路没有单独的输出，为穆尔型时序电路。异步时序电路，时钟方程：驱动方程：1写方程式2求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图7.3 时序逻辑电路的设计设计要求原始状态图最简状态图画电路图检查电路能否自启动12467.3.1 同步时序逻辑电路的设计设计步骤：选触发器，求时钟、输出、状态、驱动方程5状态分配3化简例1建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：状态方程不化简，以便使之与JK触发器的特性方程的形式一致。比较，得驱动方程：电路图5检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111011110输入Y000000001000110例1建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简2状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=104选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程比较，得驱动方程：电路图5检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。例设计一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程7.3.2 异步时序逻辑电路的设计异步时序逻辑电路的设计过程与同步时序逻辑电路的设计过程基本相同。惟一不同的是，在设计异步时