数字逻辑课程设计.doc

课 程 设 计 报 告课程名称 数字逻辑课程设计 课题 任务一 4线-16线译码器电路设计 课题 任务二 RS触发器的设计 专 业 班 级 学 号 姓 名 指导教师 2011年 01月 09日课程设计任务书课程名称 数字逻辑课程设计 课题 任务一 4线-16线译码器电路设计课题 任务二 RS触发器的设计 专业班级 学生姓名 学 号 指导老师 审 批 任务书下达日期： 2011年 01月 09日任务完成日期： 2011年 01月 21日一、设计内容与设计要求1设计内容：本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用 VHDL或者Verilog HDL设计电子系统的流程和方法，采用Quartus II等工具独立应该完成2个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。任务一：组合电路设计课题题目题目一 4线-16线译码器电路设计；题目二 16选1选择器电路设计；题目三 4位输入数据的一般数值比较器电路设计题目四 10线-4线优先编码器的设计题目五 8位全加器的设计任务二：时序电路设计课题题目题目一 RS触发器的设计；题目二 JK触发器的设计；题目三 D触发器的设计；题目四T触发器的设计；题目五 十进制同步计数器的设计；每位同学根据自己学号除以5所得的余数加一，在任务一和任务二中同时选择相应题号的课题。2个任务独立完成对应“功能描述”、“详细设计”部分，共用封面、封二、成绩评分表和封底，装订成一册。参考书目1EDA技术与VHDL程序开发基础教程雷伏容,李俊,尹霞清华大学出版社978-7-302-22416-72010TP312VH/362VHDL 电路设计技术王道宪贺名臣刘伟国防工业出版社7-118-03352-92004TN702/623VHDL 实用技术潘松,王国栋7-810657-81065-290-72000TP312VH/14VHDL 语言100 例详解北京理工大学ASIC研究所7-9006257-900625-02-X1999TP312VH/35VHDL编程与仿真王毅平等人民邮电出版社7-115-08641-9200073.9621/W38V6VHDL程序设计教程邢建平曾繁泰清华大学出版社7-302-11652-02005TP312VH/27/37VHDL电路设计雷伏容清华大学出版社7-302-14226-22006TN702/1852设计要求：l 课程设计报告规范课程设计报告应包含如下几个部分1) 功能描述A4线-16线译码器电路功能描述 将4 个二进制编码输入译成16 个彼独立的输出之一 将数据从一个输入线分配到16 个输出的任意一个而实现解调功能 输入箝位二极管简化了系统设计 与大部分TTL 和DTL 电路完全兼容1. 函数表达式 1.真值表2.逻辑电路图3逻辑符号4.引脚图 BRS触发器的功能描述1.状态转移真值表 用表格的形式描述触发器在输入信号作用下，触发器的下一个稳定状态（次态）Qn+1与触发器的原稳定状态（现态）Qn和输入信号状态之间的关系。 表中的Qn和 Qn表示触发器的现在状态，简称现态；Qn+1和Qn+1表示触发器在触发脉冲作用后输出端的新状态,简称次态。对于新状态Qn+1而言，Qn也称为原状态。2. 特征方程 即以逻辑函数的形式来描述次态与现态及输入信号之间的关系。由上述状态转移真值表，通过卡诺图化简可得到。 上表真值表 表中Qn=Qn+1表示新状态等于原状态，即触发器没有翻转，触发器的状态保持不变。必须注意的是，一般书上列出的基本RS触发器的真值表中，当 Rd =0、 Sd=0时，Q的状态为任意态。这是指当 Rd、Sd 同时撤消时，Q端状态不定。若当 Rd=0、Sd =0时，Q =1，状态都为“1”，是确定的。但这一状态违背了触发器Q端和 Q端状态必须相反的规定，是不正常的工作状态。若Rd、Sd不同时撤消时，Q端状态是确定的，但若Rd、Sd同时撤消时，Q端状态是不确定的。由于与非门响应有延迟，且两个门延迟时间不同，这时哪个门先动做了，触发器就保持该状态，这一点一定不要误解。但具体可见例1 。把上表所列逻辑关系写成逻辑函数式，则得到利用约束条件将上式化简，于是得到特征方程3.逻辑电路图如下：总之，基本RS触发器具有以下功能：1.基本RS触发器具有置位、复位和保持（记忆）的功能； 2.基本RS触发器的触发信号是低电平有效，属于电平触发方式； 3.基本RS触发器存在约束条件（R+S=1），由于两个与非门的延迟时间无法确定；当R=S=0时，将导致下一状态的不确定。 4.当输入信号发生变化时，输出即刻就会发生相应的变化，即抗干扰性能较差2) 详细设计按照VHDL语言开发流程写出整个开发过程，可以根据如下步骤适当导出程序，程序界面截图到程序设计报告对应模块。3) 调试分析以及设计体会a.仿真或程序下载调试（附界面截图）。14线-16线译码器电路设计1.23.2. RS触发器的设计1.2.3.4.b.设计过程中遇到的问题以及解决问题的方法。1.4线-16线译码器原理原理：这种单片4 线16 线译码器非常适合用于高性能存储器的译码器。当两个选通输入G1 和G2 为低时, 它可将4 个二进制编码的输入译成16 个互相独立的输出之一。实现解调功能的办法是：用4 个输入线写出输出线的地址，使得在一个选通输入为低时数据通过另一个选通输入。当任何一个选通输入是高时，所有输出都为高。2. RS触发器原理： 触发器（trigger）是个特殊的存储过程，它的执行不是由程序调用，也不是手工启动，而是由个事件来触发，比如当对一个表进行操作（ insert，delete， update）时就会激活它执行。触发器经常用于加强数据的完整性约束和业务规则等。 触发器可以从 DBA_TRIGGERS ，USER_TRIGGERS 数据字典中查到。 触发器可以查询其他表，而且可以包含复杂的 SQL 语句。它们主要用于强制服从复杂的业务规则或要求。例如，您可以根据客户当前的帐户状态，控制是否允许插入新订单。 触发器也可用于强制引用完整性，以便在多个表中添加、更新或删除行时，保留在这些表之间所定义的关系。然而，强制引用完整性的最好方法是在相关表中定义主键和外键约束。如果使用数据库关系图，则可以在表之间创建关系以自动创建外键约束 两个与非门构成的基本R-S触发器，（b）是其逻辑符号。RD、SD是两个输入端，Q及是两个输出端。 正常工作时，触发器的Q和应保持相反，因而触发器具有两个稳定状态： 1）Q=1，=0。通常将Q端作为触发器的状态。若Q端处于高电平，就说触发器是1状态；2）Q=0，=1。Q端处于低电平，就说触发器是0状态；Q端称为触发器的原端或1端，端称为触发器的非端或0端。由图4-1可看出，如果Q端的初始状态设为1，RD、SD端都作用于高电平（逻辑1），则一定为0。如果RD、SD状态不变，则Q及的状态也不会改变。这是一个稳定状态；同理，若触发器的初始状态Q为0而为1，在RD、SD为1的情况下这种状态也不会改变。这又是一个稳定状态。可见，它具有两个稳定状态。1.基本RS触发器的工作原理基本RS触发器的电路如图1（a）所示。它是由两个与非门，按正反馈方式闭合而成，也可以用两个或非门按正反馈方式闭合而成。图（b）是基本RS触发器逻辑符号。基本RS触发器也称为闩锁（Latch）触发器。定义A门的一个输入端为Rd 端，低电平有效，称为直接置“0”端，或直接复位端（Reset），此时 Sd端应为高电平；B门的一个输入端为 Sd端，称为直接置“1”端，或直接置位端（Set），此时 Rd端应为高电平。我们定义一个与非门的输出端为基本RS触发器的输出端Q ，图中为B门的输出端。另一个与非门的输出端为 Q 端，这两个端头的状态应该相反。因基本RS触发器的电路是对称的，定义A门的输出端为Q端， 还是定义B门的输出端为Q端都是可以的。一旦Q端确定， Rd和 Sd端就随之确定，再不能任意更改。2.两个稳态这种电路结构，可以形成两个稳态，即Q=1，Q=0，Q=0，Q =1当 Q=1时，Q=1和 Rd =1决定了A门的输出，即Q=0 ， Q=0反馈回来又保证了Q=1 ；当 Q=0时，Q=1，Q=1和 Sd=1决定了B门的输出，即 Q=0，Q=0又保证了Q =1 。在没有加入触发信号之前，即 Rd和Sd 端都是高电平，电路的状态不会改变。3.触发翻转电路要改变状态必须加入触发信号，因是与非门构成的基本RS触发器，所以，触发信号是低电平有效。若是由或非门构成的基本RS触发器，触发信号是高电平有效。Rd和Sd 是一次信号，只能一个一个的加，即它们不能同时为低电平。在 Rd 端加低电平触发信号，Rd =0，于是Q =1 ， Q =1和Sd=1决定了Q=0 ，触发器置“0”。 Rd是置“0”的触发器信号。Q=0以后，反馈回来就可以替代Rd =0的作用， Rd=0就可以撤消了。所以， Rd不需要长时间保留，是一个触发器信号。在Sd端加低电平触发信号，Sd=0，于是Q=1 ， Q=1和 Rd=1决定了Q=0 ，触发器置“1”。但Q=0 反馈回来， Sd=0才可以撤消， Sd是置“1”的触发器信号。如果是由或非门构成的基本RS触发器，触发信号是高电平有效。此时直接置“0”端用符号Rd；直接置“1”端用符号Sd。4.状态转换图对触发器这样一种时序数字电路，它的逻辑功能的描述除了用真值表外，还可以用状态转换图。真值表在组合数字电路中已经采用过，而状态转换图在这里是第一次出现。实际上，状态转换图是真值表的图形化，二者在本质上是一致的，只是表现形式不同而已。基本RS触发器的状态转换图如图3所示。图中二个圆圈，其中写有0和1代表了基本RS触发器的两个稳态，状态的转换方向用箭头表示，状态转换的条件标明在箭头的旁边。从“1”状态转换到“0”状态，为置“0”，对应真值表中的第一行；从“0”状态转换到“1”状态，为置“1”，对应真值表中的第二行；从“0”状态有一个箭头自己闭合，即源于“0”又终止于“0”，对应真值表的第一行置“0”和第三行的保持；从“1”状态有一个箭头自己闭合，即源于“1”又终止于“1”，对应真值表的第二行置“1”和第三行的保持。c.课程设计过程经验教训、心得体会。通过一段时间的紧张工作，最后完成了我的设计任务-4线-16线译码器电路设计和RS触发器的设计。通过本次课程设计的学习，我深深认识到了设计课的重要性和目的性所在。本次设计课不仅仅培养了我们的实际操作，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力，是我明白自己的缺陷所在，从而查漏补缺。也明白了只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力！在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题。它要求我有耐心和毅力，还要细心，稍有不慎， 一个小小的错误就会导致结果的不正确，而对错误的检查也要求我有足够的耐心，在这次课程设计中遇到的一些问题，也积累了经验，对以后从事这方面的工作会有一定的帮助!通过课程设计，我学会了充分利用图书馆资源和网络进行自主学习研究，对常见的集成电路器件的功能和引脚接法有了进一步的了解和认识。这让我明白了阅读查找文献的重要性，平时多积累知识，真正到了用的时候，做题才会得心应手。由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。平时看课本时，有时问题老是弄不懂，做完课程设计，那些问题就迎刃而解了。同时我还懂得了互相交流学习的重要性，在这次课程设计之中，对于某些问题不甚了解，但是通过和同组同学的学习讨论，最后还是弄明白了其中的每一个环节，最后终于弄明白了问题的关键所在，完成了整个课程设计。最后，感谢于老师的细心指导！4) 书写格式见附带说明。5) 附录a.参考书目b.源程序清单（带注释）14线-16线译码器电路设计LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY cydecoder_4_16 ISPORT ( D, C, B, A : IN STD_LOGIC ; G1N, G2N : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) ) ;END ENTITY cydecoder_4_16 ; ARCHITECTURE rtl OF cydecoder_4_16 ISSIGNAL temp_datain : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ;BEGIN temp_datain q q q q q q q q q q q q q q q q q = XXXXXXXXXXXXXXXX ; END CASE ;ELSE q = 1111111111111111 ;END IF ; END PROCESS ;END ARCHITECTURE rtl2RS触发器的设计LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY RS_clk IS PORT( S,R,res :IN std_logic; Q,NOT_Q:out std_logic); END RS_clk; ARCHITECTURE behav OF RS_clk IS signal sel1,sel2: std_logic; BEGIN process(res,sel1,sel2) begin if res=0 then sel1=0; sel2=1; elsif (S=1 and R=0) then sel1=1; sel2=0; elsif (S=0 and R=1) then sel1=0; sel2=1; elsif (S=0 and R=0) then sel1=sel1; sel2=sel2; end if; Q=sel1; NOT_Q=sel2; end process; END behav; l 考核方式指导老师负责验收程序的运行结果，并结合学生的工作态度、实际动手能力、创新精神和设计报告等进行综合考评，并按优秀、良好、中等、及格和不及格五个等级给出每位同学的课程设计成绩。具体考核标