毕业论文-基于FPGA的数字示波器设计.doc

毕 业 设 计学生姓名： 学 号： 专 业： 电子信息工程 题 目： 基于FPGA的数字示波器设计 指导教师： 评阅教师： 2015 年 6 月 毕 业 设 计 中 文 摘 要论文阐述了一个实现低成本数字示波器的完整方案。方案实现的示波器具有20MHz的模拟带宽，由锂电池供电，小型便于携带，利用手机或者PC机显示波形和进行相应的操作。示波器模拟部分采用百兆带宽的AD8066和AD603作为运算放大器，保证模拟通道质量；具有最高60MHz采样频率的ADS830作为方案的模数转换器，将模拟信号数字化；方案使用一片Cyclone系列的FPGA作为作为处理器，完成数字信号的存储、处理和控制逻辑，并通过串口与外界进行通信；CC2540蓝牙芯片可以将串口传来的波形数据通过无线传至手机或是PC机进行波形显示，同时接受用户发来的控制命令交付给处理器，实现远程无线控制。关键词 数字示波器 现场可编程门阵列 蓝牙 模数转换本 科 毕 业 设 计 第 62 页 共 62 页毕 业 设 计 外 文 摘 要Title Design of A Digital Oscilloscope Based on FPGA AbstractThis article describes a complete way of implementing a low-cost digital oscilloscope. The oscilloscope presented here enjoys a bandwidth of 20 mega hertz.while powered by a lithium battery making it easy to carry, the oscilloscope has a special way to print its waveform - to show the waveform on the screen of a cellphone or of a PC and meanwhile through which the user can operate. Two hundred-mega-hertz amplifiers AD8066 and AD603 are used as the analog input of the design to ensure the integrity of the signal. ADS830, a analog-digit converter which owns a sample rate up to 60 mega hertz, is employed to digitize the input signal. The design uses a Cyclone series FPGA to work as the processor, which can store, process the digital data and generate control logic as well as communicate with outside world via UART. There is a Bluetooth, CC2540, on the board, which can transmit the data used to form the waveform on the cellphone or on PC and receive the command from user operation.Key Words Digital oscilloscope FPGA Bluetooth Analog-digit converter河北科技大学毕业设计成绩评定表姓 名高兆栋学 号110701110成 绩专 业电子信息工程题 目基于FPGA的数字示波器设计指导教师评语及成绩 指导教师： 年 月 日评阅教师评语及成绩 评阅教师： 年 月 日答辩小组评语及成绩答辩小组组长： 年 月 日答辩委员会意见 学院答辩委员会主任： 年 月 日 注：该表一式两份，一份归档，一份装入学生毕业设计说明书（论文）中。目录1 绪论11.1课题研究意义和发展背景11.2 课题的研究目的22 方案整体概括33 方案细节阐述53.1 阻容匹配分压53.2 输入电压保护63.3 模拟开关73.4 运算放大器93.5 电池充电及充电保护部分153.6 电源开关设计183.7 DC-DC变换193.8 指示灯263.9 ADC273.10 FPGA作为系统控制芯片333.11 蓝牙513.12 编程及调试接口534 设计外形和接口分布55结论57致谢58参考文献59附录611 绪论1.1课题研究意义和发展背景不管是海浪、地震、音爆、爆炸、声音通过空气传播、还是人体运动的自然频率，自然界都以正弦波的形式运动。能量、振动粒子及其它看不见的力分散在我们的物理空间中。即使是光线（部分是粒子、部分是波）也有基础频率，可以作为色彩进行观察。传感器可以把这些力转换成电信号，然后可以使用示波器观察和分析这些信号。通过使用示波器，科学家、工程师、教育工作者等等可以“看到”随时间变化的事件。对设计、制造或维修电子设备的任何人来说，示波器都是一种不可或缺的工具。在当前快节奏的世界中，工程师需要最优秀的工具，来迅速准确的解决面临的测量挑战。作为工程师的眼睛，示波器在迎接当前棘手的测量挑战方面至关重要。示波器的用途并不仅限于电子领域。在安装适当的传感器时示波器可以测量各类现象。从物理学到维修技师，每个人都离不开示波器。汽车工程师使用示波器，把来自传感器的模拟数据与来自发动机控制单元的数据关联起来。医学研究人员使用示波器测量脑电波。示波器的用途可以说是无穷无尽的。从第一台商业示波器出现到今天，已有50余年的历史，期间的发展大致可以分为三个阶段。20世纪30到50年代是电子示波器阶段。到1958年示波器的带宽达到了100MHz后便停滞不前。1957年美国休斯飞机制造研制成功了记忆示波器；1959年美国鲁米特龙公司生产出由R.休格曼研制的取样示波器。20世纪60年代是晶体管示波器阶段。由于采用了晶体管器件，示波器的带宽在驻足9年之后终于突破100MHz达到了150MHz，到了1969年又跃至300MHz。同年，取样示波器的带宽达到了18GHz的高峰。20世纪70年代是集成化示波器阶段。集成电路技术为示波器的小型化和向高性能、高可靠发展创造了条件。1971年问世的微处理器，更为示波器的智能化增添了双翅。1971年，示波器的带宽提高到500MHz，1979年达到了1GHz的高峰。1972年，第一台数字存储示波器诞生，它对示波器的发展产生了重大的影响。1973年，同时出现的逻辑状态分析仪和逻辑定时分析仪标志着“示波”测量已经跨入了数字领域。1974年发表了带微处理器的示波器，从此示波器的发展进入了一个崭新阶段。80年代以来，示波器正朝着数字化、智能化方向飞速的发展，示波器面貌日新月异，新产品层出不穷。我国在1949年以前，示波器工业是一片空白，仅有少数厂商做一些进口示波器的维修工作。1950年，我国开始研制示波器，并于1951年初完成了实验样机。当时这台用于观察“生物电信息”的示波器成为我国自己研制的第一台示波器。1951年上海成立新建电议工业社，当时职工仅6人从事示波器和其他电子测量仪器的开发和生产。从1951年开始先后研制生产了103型、105型、113型、125型示波器。1957年，新建电议工作室更名为新建电子仪器厂，1967年又改名为上海无线电二十一厂。示波器的“新建”牌商标一直沿用至今。1.2 课题的研究目的目前，数字示波器市场上的主流产品仍然是国外产品。其中美国TEK公司的示波器一直处于领先地位，被世界公认为示波器的权威。本课题意在制作一款面向学生的低成本，便携式示波器（图1.1）。示波器的带宽不必很宽，耐压不必太高，能够满足学生的需求即可。图1.1 低成本示波器样图2 方案整体概括为了得到可靠的结果，设计采用了如下的方案（图2.1）：图2.1 系统结构图可以由图中看到，两个通道的数据采集是通过电子开关的切换分时进行的：在AD采集一个通道的数据时，FPGA可以有足够的时间进行另一个通道的数据传输，这样两个通道的设计就比较经济。输入的探头和输入级的电阻和电容组成了阻容匹配分压，这样的衰减可以克服输入探头本身的寄生电容造成的信号形变，无失真的将信号传输到后级的运算放大器。设计中使用的运算放大器是结合系统带宽选择的，程序可以控制运放的增益，无论输入信号什么范围，在通过程控运放后都会被转换到1.5V到3.5V，以适合后级AD的输入电压。运放的增益取决于其引脚的电压，FPGA输出的PWM通过一个低通滤波器，产生的可变直流电压可以完成运放的增益控制。方案使用一片8位，60MHz的流水线型的AD转换器，较并行比较型和逐次比较型AD而言，既保留了较高的采样速度，又照顾了设计成本。整个系统的主控芯片FPGA是Altera公司的Cyclone系列，内部有2910个LEs，7488byte的RAM，一个锁相环，支持最高时钟频率275MHz。同时FPGA内部嵌入一个高速FIFO存储器，用于接收和存储来自AD采集来的数据，缓和AD高速采样和处理器处理速度之间的矛盾。另外，波形的触发工作也由FPGA完成，并将处理好的数据通过串行口传至蓝牙或PC机。蓝牙部分采用Bluetooth Low Energy系列的芯片，在保证正常的通信质量的情况下，降低发射系统的功耗。 设计采用一节3.7V的锂电池供电，并通过各种电压变换设备给系统的各个部分提供电源。电池的使用可以使方案做成像手机一样的便携设备，使用户在使用仪器时更加方便。显示波形的方法是将数据通过蓝牙设备传至现有的智能手机或通过串行口传输至PC机。手机或PC机接收到数据后，通过特定的软件，将波形显示在屏幕上。同时，用户可以通过用户图形界面控制幅度和时间档位，将几乎所有的操作全部集成在上位机端，给用户轻松惬意的使用体验。3 方案细节阐述3.1 阻容匹配分压由于表笔使用同轴电缆做传输线，存在较大容抗，需要用阻容匹配分压的方法消除电缆容抗随输入电压频率变化造成的传输系数不恒定的问题。可以证明，如图3.1的电路满足下面的条件时，电路中A、B、C三点的电压比不随输入电压VIN频率的改变而改变：a)电路的阶梯数为偶数；b)R10C9 = R11C10 = R12C11 = R13C12。图3.1 阻容匹配分压电路图本设计中的前端输入衰减部分便采用如上方式，如图3.2所示。图 3.2 阻容匹配分压作为前级衰减图中J1作为四级衰减中的一级。成品探头的补偿范围为10pF到35pF，故C2的值取为20pF。衰减比设定为1/2和1/20，由多路模拟开关进行切换。3.2 输入电压保护输入电压保护分为两个部分。一是输入级的阻容衰减，衰减比为1/2和1/20可选。二是衰减后级相连的保护二极管，如图3.3所示。图3.3 输入级保护二极管保护二极管采用BAV99系列高速开关二极管。其特性如下：a) 开关速度4ns；b) 等效容抗1.5pF（见图3.4）；反向电压最高可达100V。系统正常工作状态，二极管处于反向偏置，等效电容很小，这样对通道的影响可以做到很小,保证信号的完整性。当有瞬间的静电放电时，通道的电压高于供电电压，二极管因正向电压而导通，可以将静电高压箝位在安全水平，保证芯片不被击穿烧毁。图3.4 开关二极管的等效电容与反向电压曲线3.3 模拟开关设计中使用模拟开关来实现通道间的切换、通道衰减比的选择和信号直流交流的切换。模拟开关不像一般数字只有高电平和低电平两种输出状态，其可以传输两个电平之间任意电平值，效果就像使用电磁继电器，只是模拟开关比电磁继电器频率要高很多，更加耐用，更适合数字系统。CD4053是一片3两通道数字控制的模拟多路复用开关，模拟开关在导通时有很低的导通阻抗，在关闭时有很低的漏电流。数字信号幅度在3V到15V可以去控制的模拟信号高达15VP-P。例如，如果VDD = +5V，VSS = 0V，VEE = -5V，-5V到+5V的模拟信号可以被0V到+5V的数字信号输入控制。这个多路复用开关从正负电源里消耗的功率很低，而且和通道的逻辑状态无关。当使能端被置为高电平“1”时，所有的通道均关闭。其特性如下：a) 开时低输入阻抗：80典型值；b) 关时高输入阻抗：通道漏电流10pA；c) 片上二进制解码；CD4053的结构图如图3.5所示。图3.5 CD4053逻辑原理图CD4053集成了A、B、C三个通道，分别由A、B、C三个引脚进行控制。每个通道是一个二选一的切换开关。通道是双向传输的，既可以是两个输入一个输出，又可以是一个输入两个输出。图中左边的二进制输入通过译码电路控制右边相应通道的选择。设计中使用两片CD4053做切换开关，见图3.6。Channel_1_dec和Channel_2_dec为衰减比选择端，Channel_1_dc_ac和Channel_2_dc_ac为通道交流直流选择，A_B_SW为通道选择端。图中D4到D8二极管用于协调3.3V和5V间的电平差异。当Channel_1_dec和Channel_2_dec为高电平时，通道的衰减比为1/20；当Channel_1_dec和Channel_2_dec为低电平时，通道的衰减比为1/2；Channel_1_dc_ac和Channel_2_dc_ac为高电平时，输入为直流耦合输入；Channel_1_dc_ac和Channel_2_dc_ac为低电平时，输入为交流交流输入；A_B_SW为高电平时，通道选择为B通道；A_B_SW为低电平时，通道选择为A通道；图3.6 两片CD4053做档位选择和通道切换3.4 运算放大器设计中使用几个运算放大器做电压变换、电平改变和档位切换，见图3.7。运算放大器是工程中经常使用的器件，它可以将输入信号进行加减乘除，微分积分，阻抗变换，故称之为运算放大器。设计中主要用到了两款运算放大器：AD8066和AD603。AD8066是一款高速运算放大器，一片芯片集成了两个运算放大器。AD603是一款增益可调式运算放大器，一片芯片中只有一个运算放大器。图3.7 运算放大器3.4.1 AD8066做第一级和第三级运放AD8066为高性能快速FET运算放大器。一片芯片封装了两个运放。其性能如下：a) FET输入，阻抗：1000G,4.5pF(Vs=+5V)；b) 1pA的输入偏置电流；c) 145MHz的带宽（G=1，见图3.8）；d) 180V/us的电压转换速率（G=2）；e) 7nV/Hz低噪声；f) 轨对轨电压输出；g) 功耗：6.4mA/amp；图3.8 AD8066频率与增益曲线AD8066是一款电压反馈型的运算放大器，它结合了一个激光校准的JFET输入端和超快互补双极工艺，使得器件的精度和速度都非常高。供电电压的范围从+5V到+24V。放大器有一个专门的轨对轨输出端，有输出供电电压0.5V以内的电压能力同时输入或者输出的电流可以达到30mA。运放有一个单电源输入端可以处理共模电压从负电源电压到正电源电压减3V的水平。AD8066的输入端接有背对背的保护二极管并且在电源引脚端接有静电保护二极管。这使输入端可以承受高达1500V的静电放电（人类身体水平）而不受损害。通过保护器件的功耗过大会使运放的性能受到影响。设计带宽要求为20MHz，AD8066足可以满足设计要求。运放部分的第一级为增益是2的同向放大器（见图3.9），采用同向可以提高运放的输入电阻，使对前级的阻容匹配分压的影响降到最小。增益设成2是为了补偿第二级程控运放增益的不足。图3.9 运放第一级第三级运放采用第二个AD8066作为一个加法器将一个直流分量叠加到通道上来，一方面适应了AD采样电压范围，另一方面可以在电平方向做偏置（见图3.10）。通过R36和R35的电压是负极性的，因为在运放的第二级做了电压反向。图3.10 运放第三级加法器3.4.2 AD603做第二级运放第二级运放使用AD603低噪声可变增益运算放大器。其内部结构如下图3.11所示。主要由三部分构成：增益控制界面、固定增益运放和多级梯形衰减。图3.11 AD603内部结构图固定增益放大器的放大倍数为31.07dB到51.07dB硬件可编程。当VOUT脚和FDBK脚短路时增益为31.07dB,当VOUT脚和FDBK脚开路时增益为51.07dB。在VOUT与FDBK之间接一定阻值的电阻可以得到特定的放大倍数。增益控制界面由一对差分输入端控制，输入阻抗为50M，控制系数被激光矫正在40dB/V即25mV/dB。内部的带隙基准源保证了在供电电压和温度变化下的精准控制。当差分输入电压VG = 0V，多级阶梯衰减的滑动端被滑到中间位置，这是的阶梯衰减比是21.07dB。在最宽的带宽下，此时的总的放大倍数为10dB(= -21.07dB + 31.07dB)。当控制输入是-500mV时，增益会降低20dB（=0.500V40dB/V）。当输入电压超范围时，多级阶梯衰减只会停留在-42.14dB或0dB。增益输入电压的唯一限制是增益控制电压的共模电压范围在-1.2V到+2.0V，假设+5V供电。所以，AD603的增益可以按如下计算：Gain（dB）= 40VG + 10其中VG的单位为V。Ad603的特性如下所示：a) 增益控制在用dB做单位时是线性的(图3.12)；b) 增益控制范围是引脚可编程的；c) -11dB到+31dB时的带宽是90MHz（图3.13）；d) 带宽与增益变化无关；e) 1.3nV/Hz噪声密度；f) +0.5dB的增益精度；图3.12 增益控制电压与增益控制关系图3.13 增益与频率和相位关系曲线多级梯形衰减的输入阻抗为100，这要求第一级的运放要完成隔离的任务。在设计中使用AD603做运放的第二级（图3.14），完成纵向电压档位的切换任务。增益控制电压需要负电压，故GNEG脚需要设定一个偏置电压，如图3.15所示。图3.14 AD603做运放第二级图3.15 AD603差分增益电压控制负端偏压3.4.3 LM324做低通滤波和反向器AD603差分输入端的正端电压和第三级运放R36端的偏置电压由图3.16所示结构产生。图中的R33、R38端的PWM波形由主控芯片产生，经过低通RC滤波得到一个直流电压。其中R = 10K，C = 10uF，频率可达百兆的PWM可以得到很好的滤波效果。 图3.16 由主控芯片产生某一特定电压值设计使用了三个通用运放LM324，其中两个作为直流电压产生结构（图3.16），另一个作为反向器，为第三级运放提供负电压（图3.17）。图3.17 LM324做反向器产生负压LM324是一款通用型运算放大器，一片芯片封装了4片运放。LM324输出电压幅值在5V供电时可以达到3.5V，可以满足AD输入电压的范围要求。3.5 电池充电及充电保护部分设计中使用一块3.7V的锂电池为系统供电，需要充电管理芯片进行充电管理和保护。3.5.1 电池充电管理图3.18是电池充电方案的具体结构。图3.18 锂电池充电管理LTC4054是一款4.2V锂电池充电专用芯片，其充电周期如图3.19和图3.20所示。根据锂电池充电要求，首先进行恒流充电，然后进行恒压充电。芯片的1脚CHRG可外接指示LED进行充电显示。图3.19 LTC4054充电周期电流电压曲线图3.20 LTC4054充电过程示意图3.5.2 电池充放电保护锂电池需要专门的充电和放电保护电路，图3.21是充电保护和放电保护电路的具体结构。保护电路是由两个MOS管和一个控制芯片构成的。由5脚Vdd进行充电电压检测，超压时Q1断开，中断充电。放电时，当电池电压过低时Q2断开，中断放电。当电池长期不用时，由于Q2断开会造成电池无法充电，这时需将Q2两端的电容DISCHRG焊盘短路，激活充电过程（图3.22）。图3.21 锂电池充电放电保护图3.22 锂电池过放电激活（最大的方焊盘为激活焊盘）3.6 电源开关设计设计的电源开关采用类似于手机电源键的方案：长按开机，再长按关机。其结构如图3.23所示。图3.23 电源开关设计在默认状态下，Q3门极为高电平，Q3不导通。在开关按下后，Q3的门极被R16拉低，电池可以为后面系统供电。主控芯片启动后，向PWR_CTL供高电平，Q4导通，这时即使松开按键，Q3的门极也可以被R17拉低，实现系统开机。开机后，PWR_TEST检测按键上的低电平时间，达到预设时间时，主控芯片给PWR_CTL送低电平，Q3门极变高，Q3停止向后级供电，系统完成关机过程。逻辑仿真如图3.24所示。图3.24 系统关机过程逻辑仿真3.7 DC-DC变换系统中用到了几种不同的电平，其关系如图3.25所示。图3.25 系统中各种电平关系锂电池电压通过两个开关电源变换到+7V和-7V，然后用线性稳压器稳定到+5V，以供运放部分、模拟开关和AD使用。电池电压直接通过一个超低压差线性稳压器降到+3.3V，以供主控芯片IO口和蓝牙芯片使用。+3.3V通过一个线性稳压器被稳到+1.5V，以供主控芯片内核和锁相环使用。3.7.1 +3.7V到+7V升压设计中的升压电路采用图3.26的结构。图3.26 +3.7V到+7V升压电路TPS61040是一款低功耗升压转换芯片，它是一个小型到中型LCD专用偏置电源和LED背光电源转换器。这个芯片是从两个NIMH/NiCd电池或者一个锂电池升压到28V的理想解决方案。这个器件同时可以用于产生标准的3.3V或者5V到12V的电压电平。TPS60140操作频率可以高达1MHz。这个频率允许可以使用很小的外部器件，可以使用瓷片电容和钽电容。加上自身很小的封装尺寸，TPS61040占用的面积非常的小。TPS61040器件有一个400mA的内部开关电流限制，使得输出电压的纹波更小，使用的电感的因数更小。很低的静态电流加上优化的控制方法，使得芯片在各个负载电流范围都有很高的效率。其性能如下：a)1.8V到6V输入电压范围；b)可编程输出最高可达28V；c)400mA最大内部电流；d)最高1MHz的开关频率；图3.26中各个元件参数计算方法如下：L = 47uH,VIN = 3.7V,VOUT = 7VIpeak = 400mA + (VIN/L)100ns = 440mAfSmax = (VIN(min)(VOUT - VIN)/(IPLVOUT) = 87KHz 1MHzfS(Iload) = 2Iload(VOUT - VIN + Vd)/(IP2L) = 363KHzVOUT = 1.233V(1 + R1/R2),R2 = 100K，R1 = 420KCFF = 1/(2(fS/20)R1) = 20pF3.7.2 +3.7V到-7V反压电路设计中的反压电路如图3.27所示。图3.27 +3.7V到-7V反压电路MC34063是一款1.5A升压降压反压开关稳压器，这个器件包括一个内部的温度补偿基准、一个比较器、一个带电流限制的占空比可控振荡器和驱动以及高电流输出开关。这个系列的器件专门被设计为用于采用最小外围器件的Step-Down、Step-Up和Voltage-Inverting应用。其性能如下：a) 输入电压从3.0V到40V；b) 输出电流高达1.5A；c) 输出电压可调；d) 操作频率最高100KHz；e) 2%的电压基准精度；图3.27中各元件参数计算方法如下：|VOUT| = 1.25(1 + R2/R1),R1 = 100K,R2 = 510Kf = 50KHz,T = 20uston/toff = (|VOUT| + VF)/(Vin - Vsat) = 2.43ton + toff = 1/f = 20ustoff = (ton + toff)/(ton/toff + 1) = 5.83uston = (ton + toff) - toff = 14.17ussCT = 4.010-5ton = 560pFIpk(switch) = 2Iout(max)(ton/toff + 1) = 343mAL(min) = (Vin(min) - Vsat)/Ipk(switch)ton(max) = 470uHCO = 9Ioutton/Vripple(pp) = 47uF3.7.3 +3.7V到+3.3V降压电路设计中的+3.7V到+3.3V降压电路如图3.28所示。图3.28 +3.7V到+3.3V降压电路XC6206是一种高精度、低功耗、三端线性稳压器。这个系列可以提供很大的电流同时其输入输出电压非常小。XC6206包括一个电流限制电路，一个驱动三极管，一个高精度的基准电压和一个误差校准电路。这个系列可以兼容低等效串联电阻的陶瓷电容。电流限制回折电路可以作为一个短路保护和输出脚的输出电流限制。输出电压由激光在内部进行了校准。其性能如下：a) 最大输出电流：200mA(3.0V典型值)；b) 输入输出压差：在100mA时250mV（3.0V典型值，见图3.29）；c) 最高操作电压：6.0V；d) 输出电压范围：1.2V到5.0V（0.1V梯度）；e) 精度：当VOUT1.5V时为+2%； 当VOUT1.5V时为+30mV； (当VOUT2.0V时为+1%)f)供电电流：1.0uA(典型值)；图3.29 XC6206输入输出压降与输出电流关系曲线3.7.4 +7V到+5V降压电路设计中的+7V到+5V的降压电路如图3.30所示。图3.30 +7V到+5V降压电路LM1117是一款低压差的线性稳压器，它在800毫安时的输入输出压降为1.2V。它和TI公司的LM317有同样的引脚分布。LM1117提供了电流限制和温控关闭功能。它的内部电路包括一个齐纳校准的带隙电压基准来保证输出电压精度保持在+1%。其性能如下：a) 输出电压可以是固定1.8V、2.5V、2.85V、3.3V、5V和可调节；b) 输出电压800mA;c) 最大1.2V的输入输出电压差（见图3.31）；d) 最大电压调整率0.2%；e) 最大负载调整率0.4%；图3.31 LM1117输入输出电压差与输出电流关系曲线3.7.5 -7V到-5V降压电路设计中-7V到-5V降压电路如图3.32所示。图3.32 -7V到-5V降压电路79L05是一款三端线性负压稳压器，它拥有内部电流限制和温度关闭功能，使得器件不易损坏。如果安装上足够的散热器，芯片可以提供高达100毫安的输出电流。它作为一个固定电压的稳压器，有很广泛的应用范围，包括本地或者片上电压调整、噪声消除。另外，它和电源传导元件一起使用可以构成大电流的电压稳压器。79L05可以作为稳压二极管/电阻组合的替代，有效的将输出阻抗提高两个数量级，同时静态电流和噪声都很小。其性能如下：a) 输出电流100mA;b) 输入输出压降1.7V（典型值）；c) 最大电压调整率200mV；d) 最大负载调整率60mV;3.7.6 +3.3V到+1.5V降压电路设计中使用的+3.3V到+1.5V降压电路如图3.33所示。图3.33 +3.3V到+1.5V稳压电路Ams1117是一款低压差线性三端稳压器，可以提供高达1安培的电流同时输入输出电压差可以低至1V。器件的最大输入输出电压差可以保证在1.3V以内，并随着负载电流的减少而减少。片上的校准将电压基准调节到1.5%的范围内。电流限制的设定可以使器件在过载的情况下稳压器和电源电路的压力降到最低。其性能如下：a) 输出电压有固定1.5V、1.8V、2.5V、2.85V、3.3V、5V和可调节；b) 输出电压1A；c) 输入输出电压差1V；d) 最大电压调整率0.2%；e) 最大负载调整率0.4%；图3.50中电压+1.5V和VDDA1_5通过一个1000的磁珠进行隔离，电压VDDA1_5为FPGA的锁相环供电，减少对其他+1.5V系统的干扰。3.8 指示灯设计使用一个双色LED作为指示灯，指示开机和充电的状态，如图3.34所示。图3.34 双色LED做指示灯当系统开机后，LED_PWR_ON引脚被拉低，指示灯显示绿色，表示系统已开机；当电池处于充电状态时，LED_CHRG引脚被拉低，指示灯显示红色，表示系统正在充电；当电池充满后LED_CHRG变成高阻态，红色消失。3.9 ADC设计使用AD电路如图3.35所示。示波器需要的采样频率很高，需要使用高速AD进行模拟到数字的转换工作；而AD的采样速率和转化精度是一对矛盾，AD的采样速率越高，达到很高的采样精度就越难。图3.35 AD采样电路3.9.1 ADS830内部结构ADS830是一片8位，60MHz的流水线型的模拟到数字转换器，可以使用+5V单电源供电。其性能如下：a) 高信噪比：49.5dB；b) 内部外部基准；c) 可以单端输入或者差分输入；d) 输入范围可编程；e) 低功耗：170mW；f) 单+5V供电；AD830内部集成了一个8位的数字转化器、一个高带宽的信号保持电路和一个高精度的内部基准，如图3.36。用户也可以将内部内部基准屏蔽而使用外部基准。这个可选择的外部基准为高精度的增益和电平匹配提供了保证，尤其是在多通道应用中或者应用中直流电压范围需要调整。ADS830使用了数字误差校正技术为大量的数据处理提供精准的差分线性。图 3.36 ADS830内部结构图ADS830是一个高速CMOS模拟/数字转化器，它使用的是一个流水线型的转换器，其中包含6个内部状态。每个状态都将其数据送到数字误差校正逻辑中去以保证高精度的差分线性和在8位水平的零数据丢失。数据在时钟的上升沿变成有效。这种流水线型的结构在输出数据时有4个时钟周期的延迟。模拟信号的输入引脚是一个差分输入的信号保持电路。这种差分结构和精心匹配的电容使得在采样高频信号时交流特性很好。ADS830的模拟输入端既可以是单端输入也可以是差分输入。两个模拟输入端（IN，nIN）需要一个共模电压做偏置，这个共模电压通常是供电电压的一半（+VS/2）。ADS830不管是在单端输入时还是在差分输入时交流特性都很好。对于模拟输入接口的优化选择取决于不同的应用要求和系统结构。比如，在通信系统中应用经常处理到一些不含有直流分量的码元，但是在图像处理中，前一个周期的直流电压电平必须维持。总之，ADS830的输入端需要根据应用对象进行合理配置来达到最佳的采样效果。3.9.2 ADS830基准电压图3.37描述的是内部基准电路的简化模型。可以分为几个部分：带隙电压基准、顶部和底部基准的驱动和阻性基准梯。带隙基准电路包括一个逻辑控制功能，就是通过设定RSEL引脚的高低电平设定模拟输入的幅度是一个VP-P或者两个VP-P。在使用外部基准操作ADS830时，缓冲器REFT和REFB并没有和基准梯相连。图3.37 ADS830内部基准简化模型如上图所示，ADS830在输入范围选择引脚（RSEL）和基准选择引脚（nINT/EXT）之间有两个50K的上拉电阻。将这些引脚不对外连接可以使ADS830有2VP-P的输入范围并使用外部基准。将ADS830设为使用内部基准需要将nINT/EXT引脚设为低电平。基准的缓冲器可以为外围电路提供一个毫安的电流。在CM引脚上的共模电压可以为外围驱动电路提供适当的偏置电压。然而，要小心不要将这个引脚去驱动负载，这个引脚并没有缓冲器而且阻抗很高。一种可选的生产共模电压的方法在图3.38中给出。这里两个高精度的外部电阻（1%或者更高）被置于顶基准脚和底基准脚之间。共模电压值会是两个电压的一半。图3.38 ADS830使用外部电阻产生共模电压设计时拥有更多的灵活性，可以把内部基准关闭而使用外部电压基准。当应用需要很高的精度时、需要提高温度性能时或者需要更大的可调电压转换范围时可以使用外部基准。尤其是在多通道应用中，使用一个共同的外部基准可以使电压采集范围在转化器间匹配的更好。外部基准可以取随意值只要顶基准的值在（VS-1.25V）和（REFB+0.8V）之间，底基准在1.25V和（REFT-0.8V）之间，如图3.39。图3.39 ADS830使用外部电压基准输入电压范围取决于ADS830的顶基准和底基准的差值（REFT-REFB），而共模输入电压值取决于顶基准和底基准的一半。为了保证良好的交流特性，建议在设置外部基准电压值时将其共模电压控制在+2.5V。但是，不将共模电压控制在这个电平范围也有可能不会损害交流性能。尤其是在一些直流耦合的应用中，一个低一点的共模电压值可以使前级运放的可输出信号幅度变大。内部基准梯的标称阻抗是800。根据选择的参考电压值的不同，需要的驱动电流也不相同，所以外部基准电路需要注意能够提供所需的最大电流。3.9.3 ADS830数字输入输出时钟抖动对于高速，高分辨率的模拟到数字转换器的信噪比影响很大。这可能会影响TA来给被转换的信号添加噪声。ADS830在输入时钟的上升沿采集模拟输入信号。所以时钟的上升沿需要有最低的抖动。噪声对总信噪比影响可以用一下的公式来计算。如果计算值与应用系统的需求接近，那么输入时钟抖动需要进行优化。抖动信噪比 = 20log(1/2fINtA) 其中:fIN是输入信号频率，tA是时钟抖动的有效值。尤其在一些采样过疏的应用中，时钟抖动需要被特别关注。时钟输入需要被对待成一路模拟输入来达到最理想的系统性能。任意的时钟信号过幅或欠幅都会对性能造成损害。在以很高的速率进行数字化时，输入时钟需要有50%的占空比（tH = tL）,并且上升沿和下降沿要在2纳秒一下。ADS830的数据输出格式是SOB码，如表3.1所示。这种码制通过将最高位取反很容易就可以转化成二进制补码。表3.1 ADS830数字输出码制单端模拟输入（2VP-P，nIN=CMV）SOB码正最大幅度（IN = +3.5V）1111 1111正1/2最大幅度1100 0000正最低有效位电压1000 0001双极性零1000 0000负最低有效位电压0111 1111负1/2最大幅度0100 0000负最大幅度（IN = +1.5V）0000 0000最好将数据传输线上的电容降到越低越好（15pF）。高的线上电容会造成当数字输出变化时很大的动态电流。那些大的电涌会反馈到ADS830的模拟保护从而影响系统性能。如果必要的话，可以在输出引脚连接外部的缓冲器或者是锁存器来减小线上的电容效应。他们还可以起到隔离总线上其他数字活动耦合到ADS830的作用。ADS830有一个专门的供电引脚VDRV来驱动输出逻辑，这个引脚在内部并不与其他供电引脚相连。将VDRV的电压设定成+5V或+3V，ADS830可以产生相应的逻辑电平来与指定的逻辑电平相连。输出部分被设计成对于各种逻辑电平都可以提供足够的电流。然而，建议ADS830使用+3V的逻辑电平。这可以减少输出端的电压变化幅度而减少功率损耗，并且减少电源线上的浪涌电流从而提高转换器的交流性能。3.9.4 ADS830接地和旁路适当的接地和旁路、减小引脚长度和使用地层对于高频设计来说至关重要。建议使用多层板印刷电路板来达到最好性能，这是因为多层印刷电路板有一些固有的优势，可以将接地电阻优化到最小、可以使用地层来隔离信号层等等。ADS830应该以一个模拟器件来对待。可能的话，供电引脚应该接到模拟供电端。这可以保证采样结构的一致性，因为数字供电段总会带有很高水平的噪声，这些噪声会耦合到转换器上去从而影响要达到的性能。在ADS830里，所有的地在内部是连接在一起的，排除了分离地层的设计方法。接地引脚（1,18）应该直接接到模拟电源地上去，而且这个地层最好覆盖住转换器的四周。在设计布局时，将模拟信号线远离任何数字信号线来阻止噪声耦合到模拟信号路径。因为很高的采样速率，ADS830会产生很高频率的瞬态电流和噪声，他们会反馈到供电端和基准端。这就要求所有的供电和基准引脚要充分旁路。图3.40显示了ADS830推荐的去耦方案。在大多数情况下在每个引脚上加0.1uF的瓷片电容就可以在很大频率范围提供很小的容性。他们的有效性很大程度上取决于他们离每个供电引脚的距离。所以他们应该尽量靠近供电引脚。另外，一个大一点的极性电容（1uF到22uF）应该放在印刷电路板的靠近转换器的地方。图3.40 ADS830一种可选的去耦方法ADS830的采样和数据输出时序如图3.41。有效数据的输出距采样点晚4个时钟周期。图3.41 ADS830采样过程时序图3.10 FPGA作为系统控制芯片设计使用一片FPGA作为主控芯片，如图3.42。图3.42 EP1C3T144引脚连接图EP1C3T144是ALTERA公司Cyclone系列的一款芯片，芯片内部有2910个LEs，7488byte的RAM，一个锁相环，支持最高时钟频率275MHz。Cyclone系列现场可编程门阵列是基于1.5V，0.13微米工艺，最高集成了20060个逻辑元和288K位RAM。介于内部集成了锁相环和DDR接口，Cyclone系列适用于一些数据传输应用。Cyclone系列器件可以支持多种接口标准。ALTER公司还提供了用于配置Cyclone芯片的串行配置器件。Cyclone系列器件有以下特点：a)2910到20060逻辑元；b)高达294912位RAM；c)支持通过低成本串行配置器件进行配置；d)支持LVTTL，LVCMOS，SSTL-2和SSTL-3输入输出标准；f)高速（640Mbps）LVDS输入输出标准；g)低速（311Mbps）LVDS输入输出标准；3.10.1 FPGA内部结构Cyclone系列提供了一个二维的基于行列的结构来实现指定的逻辑。各种速度的行列连接为逻辑阵列块和一些嵌入存储块之间的连接提供了方便。逻辑阵列组合成逻辑阵列块，每10个逻辑元为一个逻辑阵列块。逻辑元是一个很小的逻辑单位，用户可以使用它有效的实现自己的逻辑。逻辑阵列块分为行和列遍布于整个器件中。每个Cyclone器件输入输出引脚都连接着一个输入输出元，这个输入输出元位于逻辑阵列块行列的顶端，靠近器件外围。每个输入输出元都包含一个双向的输入输出缓冲器和三个寄存器用于存储输入、输出和输出使能信号。Cyclone系列器件提供了一个全局时钟网络和多达两个锁相环。全局时钟网络包括八条全局时钟线，可以为整个器件提供时钟。全局时钟网络可以为所有器件内的资源提供时钟，包括输入输出元，逻辑元和存储器块。这些全局时钟线也可以用来做信号线。Cyclone锁相环提供了通用目的时钟调节，包括倍频、移相和对外输出高速差分信号。每个逻辑阵列块包括10个逻辑元、逻辑元进位链、逻辑阵列块控制信号、一个局部连接、查找表链和寄存器链连接线，如图3.43。局部连接在一个逻辑阵列块的内部传送信号。查找表链连接将一个逻辑元查找表的输出连接到相邻的逻辑元用于逻辑阵列块内部的查找表级联。寄存器链连接将一个逻辑元的寄存器输出到同一个逻辑阵列块相邻的逻辑元寄存器。Quartus 编译器将相关的逻辑放置到同一个逻辑阵列块内部或相邻逻辑块中，这样可以使用局部连接、查找表连接和寄存器连接使性能和空间得到高效利用。图3.43 FPGA逻辑阵列块结构图逻辑阵列块的局部内部连接可以驱动同一个逻辑阵列块中的逻辑元。逻辑阵列块的局部内部连接可以被行列的连线和同一个逻辑阵列块的逻辑元驱动。相邻的逻辑阵列块、锁相环也可以通过直接相连驱动一个逻辑阵列块的局部连接。这种直接相连的特性可以使行和列之间的连接最小化，提供高性能和灵活性。每个逻辑元通过快速局部连接和直接连接可以驱动30个其他逻辑元。每个逻辑阵列块都有驱动它的逻辑元所用的专用逻辑控制信号。这些控制信号包括两个时钟、两个时钟使能、异步清零