（信号与信息处理专业论文）基于dsp和fpga的双通道1ghz高速adc数据采集系统.pdf

摘要 摘要 高速数据采集系统( d a t aa a q u i s i t i o ns y s t e m ，简称d a s ) 作为信息系统的 重要组成部分，是进行数字信号处理的必要环节，已被广泛应用于雷达、通信、 软件无线电和遥感等领域。随着高速a d c 与大规模现场可编程逻辑器件( f p g a ) 性能的大幅度提高，高速数据采集系统的设计与实现也愈发灵活高效。高性能 f p g a 作为系统的控制核心，实现对采样数据的接收、缓存、检测和传输等操作， 使数据采集系统的功能实现具有较高的可扩展性和灵活性。 为了完成中频模拟信号的数字化过程，达到i g h z 的采样速率，本文完成了 一种基于并行时间交替采样原理制作的高速数据采集系统。论文首先讨论了国内 外高速数据采集系统的技术和研究现状，分析了本设计的性能指标，进而给出整 体设计方案。随后在硬件设计部分阐述了系统的电源管理，进而分别设计了a d c 模块、f p g a 模块和d s p 模块的电路组成和接口电路。在p c b 设计部分讨论了信 号完整性，提出了影响信号完整性的三个主要因素，并给出了解决方法，然后讲 述了电源完整性问题和高速p c b 的布局和布线时的注意事项。在软件设计部分描 述了f p g a 内部的高速分流( d m u x ) 模块、乒乓缓存模块和外部存储器缓冲接口 的原理和实现过程。最后对各个模块进行仿真、调试并给出了仿真结果和数据。 d s p 部分描述了如何正确有效的读取f p g a 内部f i f o ，并介绍了通过p c i 接口将 数据传递给上位机系统进行有效分析的方法。 高速数据采集系统采用高速a d c + 大规模f p g a + 高性能d s p 的方案，增强了系 统设计的灵活性，方便了后期根据需要进行数据处理的各项功能。经过仿真调试， 本设计性能指标满足设计需求，可完成对雷达信号的数据采集工作，具有使用价 值。 关键词：数据采集a d cf p g ad s f 异步f i f of c i a b s t r a c t a b s t r a c t a sa ni m p o r t a n tp a r to fi n f o r m a t i o ns y s t e m s ，h i g hs p e e dd a t aa c q u i s i t i o ns y s t e m ( d a sf o rs h o r t ) i st h ek e yl i n ko fd i g i t a ls i g n a lp r o c e s s i n g ，w h i c hh a sb e e nw i d e l y u s e di nr a d a r ，c o m m u n i c a t i o n s ，s o f t w a r ed e f i n e dr a d i o ，r e m o t es e n s i n ga n do t h e r f i e l d s t h ep e r f o r m a n c ed e v e l o p m e n to fh i g hs p e e da d ca n df p g ab r i n g sm o r e f l e x i b i l i t ya n de f f i c i e n c yf o rd e s i g n i n go rr e a l i z i n gd a s a s c o n t r o lc o r ei nt h ed a s s y s t e m ，f p g ar e a l i z e sf u n c t i o n ss u c ha ss a m p l i n gd a t ar e c e p t i o n ，c a c h i n g ，d e t e c t i n g a n dt r a n s m i s s i o no p e r a t i o n ，f p g ac a l lh i g h l yi m p r o v et h ea d a p ta b i l i t ya n df l e x i b i l i t y o ft h es y s t e m i no r d e rt op r o c e s st h ei f ( i n t e r m e d i a t ef r e q u e n c y ) s i g n a li n ad i g i t i z e dw a yf o r t h e s p e e do flg s p s ，t h i sa r t i c l eh a sc o m p l e t e do n eh i g hs p e e dd a t aa c q u i s i t i o n s y s t e m b a s e do nt h ep a r a l l e lt i m ea l t e m a t e l ys a m p l i n gp r i n c i p l e a f t e re l a b o r a t i n g t h ep o w e rm a n a g e m e n to ft h eh i ：g hs p e e dd a t aa c q u i s i t i o ns y s t e m ，t h ep a p e rd e s i g n s t h ea d cm o d u l e ，t h ef p g am o d u l e ，t h ed s pm o d u l ea n dt h ei n t e r f a c ec i r c u i to f t h e ms e p a r a t e l y i nt h ep c bd e s i g np a r t , t h ea r t i c l ed i s c u s s e dt h es i g n a li n t e g r i t ya n d p r o p o s e dt h r e em a i nf a c t o r sw h i c hg r e a t l yd oh a r mt ot h es i g n a l sa n dt h es o l u t i o n ， t h e nn a r r a t e dt h ep o w e rc o m p l e t ea n dh i g hs p e e dp c bl a y o u tp r o b l e m sw h i c hn e e d p u tg r e a ta t t e n t i o no n i nt h es o f t w a r ed e s i g np a r t , w ed e s c r i b et h ep r i n c i p l ea n d i m p l e m e n t a t i o np r o c e s so ft h ed m u xm o d u l e ，t h ep i n g - p o n gb u f f e rc a c h em o d u l e a n dt h ee x t e r n a lm e m o r yi n t e r f a c e f i n a l l y ，t h e s ed e s i g n sa r es i m u l a t e da n dd e b u g g e d w h i c ho f f e r sr e s u l t sa n dd a t a t h ed s ps e c t i o nd e s c r i b e sh o wt oe f f e c t i v e l yr e a dt h e f i f oi nt h ef p g a ，a n dd e s c r i b e st h ew a yt op a s sd a t at ot h eh o s tc o m p u t e rs y s t e mf o r e f f e c t i v ea n a l y s i st h r o u g ht h ep c ii n t e r f a c e t h ei m p l e m e n to fd a sb a s e do nc o m b i n a t i o no fh i g hs p e e da d c ，l a r g e s c a l e f p g aa n dh i g h - p e r f o r m a n c ed s pm a k e st h ed e s i g nm o r ef l e x i b l ea n db r i n g s c o n v e n i e n c et od a t ap r o c e s s i n ga n ds t o r a g em o d u l ee x t e n s i o n a f t e rs i m u l a t i o na n d d e b u g g i n g ，i ti n d i c a t e st h a tt h ed e s i g np e r f o r m a n c ec a n m e e tt h er e q u i r e m e n t so fh i g h s p e e dd a t aa c q u i s i t i o na n d h a sag o o dv a l u eo fa p p l i c a t i o n k e y w o r d s ：d a sa d cf p g a a s y n c h r o n o u sf i f o p c i i i l 引言 1 引言 1 1研究背景 把模拟信号转化成为数字信号，对其存储并用计算机进行处理显示的过程称 为数据采集，构成的系统称为数据采集系统( d a t a a c q u i s i t i o ns y s t e m ) 数据采集 技术作为信息科学一重要分支，主要研究信息数据的采集、存储、处理及控制等 工作【l 】。信号数据采集技术与传感器技术、信号处理技术、计算机技术一同奠定 了现代检测的技术基础数据采集技术可以使众多模拟信号数字化，并可以根据 需要提取其特征值，因此通过信号处理对其分析和直接对模拟信号进行分析有着 相同的效果。另外，和模拟系统相比，数字系统具有高精度、高可靠性和易于处 理等优点，因此，数据采集技术的应用十分广泛。例如，温度、方位、流量、浓 度等模拟量，均可通过相应的传感器将其转换为模拟电信号( 电压、电流或脉冲 等) ，再通过一定的预处理将电信号送给模数转换器( a d c ) ，使其转换为包含模 拟信号相同信息的数字信号，然后再送给数字信号处理器( d s p ) 或其它微处理 器反之，数字信号处理器或其它微处理器也可通过数模转换器( d a c ) 将其产生 的数字信号转换为携带同样信息模拟信号量，再经过一定的预处理进行输出。 随着科技的发展，数据采集技术应用越来越广泛，对数据采集系统的采样速 度、精度、存储容量、抗干扰能力等很多方面都提出了更高要求1 2 j 。其中，采样 速度和精度是评价超高速数据采集系统的基本技术指标。因为采样速度的提高使 得系统可以采集更高的信号频率，并可以对其进行更细致、更精确的观察信号物 理量的变化【3 l 。众多应用场合，需要高速数据采集系统的介入，没有高速数据采 集系统的介入，对于某些信号的分析是几乎是不可能的。在雷达制导方面，需要 超高速度、高精度的大量的获取目标数据，并对其实时处理来检测或识别被检测 的运动目标【4 儿列。在观测高压传输线上的浪涌电流时，由于浪涌持续时间很短， 而电压的变化范围则可达到上千伏特，要详细的研究其变化情况，就需要有超高 速数据采集系统的支持。另外，遥感遥测或观测火箭喷气的跟踪测试等场合也同 样需要高速高速数据采集技术。事实上，高速数据采集系统已经很广泛的应用在 雷达、导弹、通信、声纳、遥感、地质勘探、振动工程、无损检测、智能仪器、 语音处理、激光多普勒测速、光时间域反射测量、物质光谱学与光谱测量、生物 医学工程等多个领域，进而不断推动着这些领域的发展。 l 引言 1 2 研究现状和发展趋势 数据采集系统主要包含模拟信号的滤波放大、数模转换、采样数据的接收、 采样数据的存储。在传统的电路设计中，以上环节大部分都是由分立器件或中小 规模集成电路实现的1 6 】。为实时测量较宽频域范围的高频、瞬态信号，要求系 统有较为高速的速度和精度，实时地信号处理就要求必须具备对高速采样数据的 快速存取及处理能力。 在a d c 芯片领域，高速a d c 芯片的采样速率逐步提高，m a x i m 、国家半 导体n s 、a t m e l 和n 等大型生产厂家在市场上已经推出了采样速率高达上g h z 级 别的a d c 芯片【7 j 。新型的a d c 芯片普遍采用流水线型( p i p e l i n e ) 结构，在保证 转换速率的前提下，功耗大幅度降低，采样精度亦有所提高。但由于政治和经济 原因，在我国芯片市场上购买高速a d c 的难度较大，因此，国内普遍采用并行 时间交替采样技术等手段，利用现有的a d c 芯片提高采样速率。并行时间交替 采样是指并行设置多片a d c ，通过调节a d c 芯片的工作始终的相位使多片a d c 交替工作，然后再对得到的采样数据进行合并，就可以成倍的提高采样速度。使 用这种方法，系统的采样速率为并行的多片a d c 采样速率的总和。并行时间交 替采样是一中提高采样速度的良好的方法。 一般情况下，在采样速率在3 0 m h z 以上的场合，数字信号处理器( d s p ) 并不能不失码的将高速a d c 芯片转换过来的数据流量进行有效的处理和存储， 而必须借助于额外的外围硬件电路来协助处理器完成数据采集的过程，具体包括 数据的预处理、缓存及其控制等。现场可编程逻辑阵y 0 ( f p g a ，f i e l dp r o g r a m m a b l e g a t ea r r a y ) 是使用广泛的高性能可编程器件。f p g a 的集成度高，片上硬件资源 十分丰富，可完成各种复杂的组合或时序功能，在高速数据采集系统中得到了广 泛的应用。在不改变硬件电路设计的前提下，通过编写不同的软件应用程序，即 可在f p g a 内实现各种硬件功能，f p g a 的这种可重复配置性给应用带来了极大 的好处l s 】。a l t e r as t r a t i x w m i if p g a 基于与s t r a t i x 器件相同的业界推崇的功能组， 并有一些关键的改进。s t r a t i xi i 器件具有崭新的革新性逻辑结构，它具有高速差 分接口，理论上，其接收和发送速度可达1 9 2 3g b p s 。另外，较低的成本上提供 更高的性能和更大的存储容量。s t r a t i xi i 器件拥有具有多达1 8 0 k 个逻辑单元。 s t r a t i xi ip f g a 拥有强大的系统级功能，它有很强的设计灵活性和高性能系统集 成性。从系统的集成度与可靠性等方面来讲，s t r a t i xi if p g a 已经成为接收a d c 高速数据流的最佳选择，另外，这也降低了高速数据传输的成本和难度。 随着微电子技术的高速发展，高速数据采集系统的硬件在。b 工h t - 厶匕日匕上得到了很大 的提高。现在，高速数据采集系统基本上采用两种通用架构【9 j 1 1 0 j ： ( 1 ) “高速a d c + 高密度f p g a + 高性能d s p ”，其中f p g a 主要负责高速数据 2 1 引言 流的分流与缓存，并对整个高速数据采集系统进行控制；d s p 器件拥有很强的数 字信号处理能力和良好的接口功能，可以对采样数据做进一步的处理，并方便与 上位机接口。 ( 2 ) “高速a d c + 高密度f p g a ”，在这种结构中，f p g a 同样作为系统的控 制核心，控制a d c 的采样工作并实现高速数据流的分流缓存、有效信号检测和 数据的传输。a d c 的采样数据通过f p g a 分流后，速率已降至后续处理单元可 以接受的范围中，可通过高速数据传输接口传递给上位机p c 进行处理。 对比以上两种方案，都可以实现高速数据采集功能，但二者略有不同。第一 种方案增加了d s p 协处理器，开销较大，p c b 面积和功耗也较大，但是接口简 单，并降低了对f p g a 的对数据处理的压力；第二种方案相对开销较小，p c b 面积和功耗相对较低，但所有的数据接收，缓存处理以及与上位机的通信都要靠 f p g a 单片完成，这将加大对f p g a 的压力。综合各方面来说，本设计采用第一 种处理方案。 。 1 3 论文主要工作及结构安排 结合瞬态高速运动目标测试雷达系统对数据采集和信号处理的要求，设计了 1 g i - i z 高速数据采集板的硬件结构。a d c 芯片采用1 1 公司生产的a d s 5 4 6 3 ，最 高采样速度5 0 0 m s p s ，精度为1 2 位。本文采用两片a d c 芯片采用并行时间交 替采样的方案，使采样速率达到1 g h z ，然后用a l t e r a 公司的s t r a t i xi i 系列f p g a e p 2 s 6 0 f 1 0 2 0 c 4 对采样后的高速数据流做分流缓存处理。d s p 芯片选择t i 公司 生产的6 0 0 0 系列高性能d s p 处理器t m s 3 2 0 c 6 4 1 6 ，d s p 将数据流接收处理以 后将其传送给上位机系统。本文共分六章，具体组织结构如下： 第一章引言。讲述高速数据采集系统的研究背景、现状和发展趋势。 第二章高速数据采集系统组成及工作原理。本章介绍了高速数据采集系统 组成及工作原理，对并行时间交替采样技术原理进行简单说明，并简要分析并行 时间按交替采样技术的难点和存在的问题。 第三章高速数据采集系统硬件组成。首先设计了高速数据采集系统的总体 硬件架构，然后简单说明板卡各块的电源检测管理方案，最后分别详细说明高速 a d c 、f p g a 和d s p 各个模块的连接和主要接口。 第四章高速数据采集系统电路板设计。首先讨论了信号完整性问题，提出 影响信号完整性的主要因素，进而简要的对电源完整性进行分析，最后讲述p c b 板芯片的布局和布线规则，说明其中的注意事项。 第五章高速数据采集系统调试。阐述数据采集系统中的软件设计的基本思 想和构成。其中f p g a 内部主要包括高速采样数据的分流模块和乒乓缓存模块以 3 1 引言 及f p g a 与d s p 的e m i f a 进行通信的接口( 外部存储器接口缓冲区) 。d s p 内 部主要包括高速有效的对f p g a 内部的f i f o 中的数据进行读取以及如何将读取 的数据传递给上位机系统进行分析。 第六章总结与展望。对本文完成的工作进行总结，指出本设计中的不足之 处，并提出对后续设计工作的建议。 4 2 高速数据采集系统组成及工作原理 2 高速数据采集系统组成及工作原理 本章介绍数据采集的基本理论和高速a d c 芯片的结构，在满足系统性能指 标的基础上选择合适的高速a d c ；另外，本章会简要介绍并行时间交替采样技 术的基本原理，指出此类高速数据采集系统的实现难点并简单分析其存在的误 差。 2 1 模数转换 数据采集系统的任务就是采集传感器输出的模拟信号并转换成计算机能识 别的数字信号，然后送入计算机，根据不同的需要由计算机进行相应的计算和处 理，得到所需要的信息。 对于一个正弦波信号x ( t ) ，为了能将这个信号导入数字系统，进行相关的分 析处理，我们先把它离散化或者说数字化，对此信号每隔一段时间( 定义为a t ) 采样一次。时间间隔t 被称为采样间隔( 或者称为采样周期) ，其倒数1 a t 被 称为采样频率，单位是s p s ( s a m p l e sp e rs e c o n d ，采样数每秒) ，与此相关的概 念在3 3 1 节a d c 选型部分会有详细的阐述。时间点t = 0 ，a t ，2 幸a t ，3 + a t ， 数字化后x ( t ) 的数值就被称为采样值。所有x ( 0 ) ，x ( a t ) ，x ( 2 木a t ) 等都是采样值。 图2 1 显示了一个模拟信号和数字化后的采样值，采样间隔为t 。 图2 1一个模拟信号和它数字化后的采样值 如果对信号x ( t ) 采集n 个采样点，那么x ( t ) 就可以用下面这个数列表示： x ( 0 ) ，x ( a t ) ，x ( 2 a t ) ，x ( 3 a t ) ，x ( 4 木a t ) ，x ( 1 ( 十a t ) ，) 在以上数列中，就是各个采样点所得到的数据，他们是离散、数字化的，这 样才能导入计算机，进行数字分析处理。理论上，设置采样频率为被采集模拟信 号最高频率成分的2 倍就够了，也就是说1 s n c ，这就是所说的著名f l 勺n y q u i s t 采样定理【1 1 | 。 5 2 高速数据采集系统组成及工作原理 2 2 并行时间交替采样原理 随着数字通信技术的逐步发展，高速数据采集系统已经广泛应用在众多场 合。虽然近年来单片a d c 的速度已经有了很大提高，但还是难以克服高精度和 高速度之间的矛盾，这是局限于现阶段模拟器件的制造工艺。另一方亟，由于政 治和经济方面的原因，从国内芯片市场上购买超高速a d c 几乎上是不可能的。 因此，若要切实地实现突破这些瓶颈，一个可行的方案就是并行多通道技术，也 就是下面所讲的并行时间交替( t i m e i n t e r l e a v e d ) 技术。在高速a d c 技术中，并行 时间交替采样可以利用现有的a d c 芯片成倍的提高采样速率。在高速数据采集 系统中并行设置多个a d c 芯片，使用频率相同，相位不同的采样时钟来控制多 片a d c 交替分时工作，然后对所得到的高速采样数据流进行一定顺序的合并， 就提高了采样速度【l2 | 。时间交替采样技术是惟_ 的一种对模拟输入信号没有限 制的实时采样技术，可以突破当前的a d 转换器和相关器件频率的限制，实现超 高速数据采集系统。采用这种方案，采样速率可以大幅度提高，理论上可以达到 器件采样速率的总和。 2 2 1 并行时间交替采样 时间交替采样技术的目的是用通过在时域上设置m 个a d c 的交替工作的方 式来达到更高速率的单片a d c 采样性能，速度理论上可以达到原来单块a d c 的 m 倍【l3 | 。本文采用双通道采样技术制作高速数据采集系统，下面以双通道为例介 绍时间交替采样技术的基本原理。如图2 2 所示，双通道并行时间交替采样系统 是在系统中采用了两套采样电路( 可以是一个芯片中的两个通道，也可以是两片 独立的a d c 芯片) 同时工作。其中，一路a d c 在c l k 0 时钟的上升沿采样，采样 时间点为1 、3 、5 、7 、9 等；另一路在c l k l 的之中上升沿采样，采样时间点为 2 、4 、6 、8 、1 0 等。两路时钟c l k 0 和c l k l 频率相同，相位相反。 口竺几几几几几 司几门门几厂 图2 2 双通道时间交替采样示意图 当采样时钟的占空比( d u t yr a t i o ) 为5 0 的时候，整个系统的采集信号的 速率就是所选用时钟速率的两倍，即采样速率与单路a d c 相比，其所能达到的 6 2 高速数据采集系统组成及工作原理 的速率提高了一倍，而成本却相应的降低了。而且在这种双通道采样系统对相应 的采样后的高速数据流的接收和存储的速度要求与比单通道相比也时要低一倍。 以此类推，如果把并行a d c 数量提高到m 路，就可以构成m 通道并行时间采样系 统，相应的就可以把采样速率提高到单路a d c 采样速率的m 倍【1 4 】。本文要完成 的是一个1 g h z 高速数据采集系统，而采用的a d c 芯片的最高采样速率是 5 0 0 m s p s ，因此，在这里，我们需要两个a d c 芯片同时工作达到要求的速率。 采样时钟的来源为外部p l l 倍频或f p g a 内部快速p l l 或者增强型p l l 倍频产生， 然后经过时钟分配器复制产生两路相同的时钟，最后经过时钟延时芯片生成两路 同频反相的时钟分别送给两路a d c 。双通道并行时间交替采样系统示意图如图 2 3 所示。 模拟输 时钟输 图2 3 双通道并行时间交替采样系统示意图 2 2 2 并行时间交替采样难点 因为并行时间交替采样技术要求各路a d c 的高速时钟的相位之间的配合上 要求十分严格，而在现阶段的硬件水平上，很难保证在低成本的基础上做到，因 而不可避免的会给采样系统引入误差，造成系统性能的下降。其中一个误差来源 于高速a d c 芯片，很难在目前的硬件条件下提供其需要的绝对精确的采样时钟， 因此，由于各路a d c 采样时钟的易变性和延时造成了并行时间交替采样实际上 是对模拟信号的非均匀采样，从而造成采样位置的偏移；另一个误差来源于采样 系统的通道之间a d c 的增益和偏置情况并不是绝对一致的。因此时间交替采样 系统的结构对模拟信号的量化的时候存在非均匀现象，由这样的系统得到的采样 数据流称为非均匀采样信号。由于各路a d c 之间采样时钟的易变性或延时造成 误差的非均匀称性叫做时间非均匀取样信号；由于各路a d c 之间的增益和偏置 的不同引入误差造成的非均匀性叫做幅度非均匀取样信号。总而言之，通道之间 的不一致性主要引入三种通道失配误差t 一是由通道时延不绝对一致而引起的时 间上的误差：二是由各个通道的增益情况不绝对一致而引起的增益误差；三是各 个通道a d c 的基准电平不绝对一致引起的偏置误差。通道失配误差对系统的性 能有很大的影响。而正是这些误差的引入使得模拟信号被并行时间交替采样系统 7 2 高速数据采集系统组成及工作原理 采样后难以无失真的叠加。 对于并行时间交替采样系统，最主要的误差是各个采样通道a d 的之间采样 时间不一致性引起的非均匀时间采样误差。如果是双通道并行时间采样，采样数 据流可以看做是这样一种序列：第一路a d c 在其时钟下采样所得为一均匀采样 序列，第二路a d c 在其时钟采样同样多得为一均匀序列，但是由于二者时钟并 非绝对反相，若将二序列合并，则得到非均匀取样信号，所得采样信号的频谱必 然在原信号频谱上基础上附加了部分高次谐波分量【”】。由以上分析，可以得到， 硬件设计上的关键点是： ( 1 ) 怎样准确产生频率相同，相位精确相差1 8 0 。的两路采样时钟。 ( 2 ) 怎样保证模拟信号到达两路a d c 的模拟信号输入端的时间的一致性。 ( 3 ) 怎样保证两路a d c 的增益和偏置一致性。 ( 4 ) 怎样保证高速采样时钟、模拟信号输入与a d c 芯片的数字输出的信号完 整性问题。 2 3 本章小结 本章首先介绍了模数转换过程的基本理论，然后以双通道并行时间交替采样 系统为例讨论了并行时间交替采样的原理和可行性，最后分析了并行时间交替采 用存在的问题和可能引入的误差。 8 3 高速数据采集系统硬件组成 3高速数据采集系统硬件组成 3 1 系统硬件结构 系统采用的时间交替采样结构的高速数据采集平台的硬件组成如下所： # = + ，+ i 陵拟信号l 输入 i a d c 时钟分配e f p g a ：， d s p 电源 a d c 监测与 管理 图3 1高速数据采集系统硬件组成框图 高速数据采集系统主要分作四个模块： ( 1 ) 电源监测管理模块； ( 2 ) a d c 模块； ( 3 ) f p g a 模块； ( 4 ) d s p 模块； 3 。2 电源监测管理 本系统电源管理分为两个部分，数字部分和模拟部分。其中数字部分电源 需要： ( 1 ) f p g a 的核心电压1 2 v ； ( 2 ) f p g a 的i o 电压3 3 v 和2 5 v ； ( 3 ) d s p 的核心电压1 4 v ； ( 4 ) d s p 的i o 电压3 3 v ； 3 2 1f p 6 a 电源管理与监测 f p g a 部分电源采用t i 公司推出的f p g a 专用的高效率功率管理集成芯片 t p s 5 0 0 3 。这种新的三路器件的效率高达9 5 ，大大地降低了对用在消费类电 子产品，通信和数字视频产品中的完整f p g a 系统供电所需的外接元件数量。 t p s 7 5 0 0 3 器件集成了两个3 a 的d c d c 电压转换器，给r ：p o ap 勺核和i o 供电时的 效率高达9 5 ，另外，t p s 7 5 0 0 3 还有一个电流为3 0 0 m a 的低压降( l d o ) 调整器。 9 3 高速数据采集系统硬件组成 输入电压范围为2 2 v 6 5 v ，输出电压可调( d c m c 部分1 2 v “5 v ，l d o 部分 1 0 v 6 5 。上电软启动，并且每个电压输出均带有相应的使能端，如此可以 灵活的控制上电的顺序。另外，t p s 7 5 0 0 3 体积j 、( 4 5 x 3 5 x 0 9 m m ，2 0 引脚q f n 封装) ，单片就可以输出三种电压，3 3 v 、2 5 v 和1 2 v ，可以大大节省占用p c b 的面积【i 引。 t l 7 7 0 5 a 是t i 公司生产的专用于复位微计算机或是微处理器系统的5 v 电 源监测集成电路。t l 7 7 0 5 a 会检测s e n s e 引脚的电压变化，如果供电情况不稳 定或着欠压，会给出相应的指示。在上电启动时，如果电源达到3 6 v ，输出引 脚r e s e t 为有效状态( 低电平) ，此时，内部定时器触发一定时间的延时，然后 r e s e t 和r e s e t 均无效( 分别是高电平和低电平) 。如果正常情况下，电源发生 了大的抖动，r e s e t 和r e s e t 均有效( 分别是低电平和高电平) 。为保证系统的 复位的完成，即使电源已经稳定( 超过3 6 v ) ，r e s e t 和r e s e t 仍然会保持一 段的有效时间。另外，t l 7 7 0 5 a 也可以用作手动复位，将r e s i n 引脚拉低可以 手动复位【1 7 j 。t l 7 7 0 5 a 的时序图如图3 2 所示。 v c ca n ds e n s e 图3 2t l 7 7 0 5 功能时序图 3 2 2d s p 电源监测与管理 d s p 电源采用t i 公司的推出的开关电源芯片t p s 5 4 3 1 0 ，它能够实现低电 压输入和大电流输出( 输入电压范围：3 v 6 v ；输出电压范围：0 9 v 3 3 v 可 调，最大输出电流为3 a ) ；内部具有电压误差放大器，能够提高瞬态响应条 件下的工作性能；可以分别从内部或外部设置慢启动方式：其良好的电源输 出特性可用于处理器逻辑复位、错误检测和上电排序【1 8 】。t p s 5 4 3 1 0 供电效 率很高，如图3 3 所示： 1 0 3 高速数据采集系统硬件组成 e l ：f i c i e n c y v s l o a dc u r r e n l 图3 3t p s 5 4 3 1 0 供电效率示意图 可见，t p s 5 4 3 1 0 的效率高达9 0 以上，最大电流可达3 a 。采用t p s 5 4 3 1 0 可以产生d s p 需要的内核电压1 4 v 和i o 电压3 3 v 。 另外，d s p 的电源监测仍然采用n 公司的t l 7 7 0 5 a ，用法同f p g a 。 3 2 3a d c 电源管理 对于模拟部分，a d c 芯片需要两个电源：5 v 和3 3 v ，l i n e a r 公司生产的 l t l 5 2 8 是一种实用的精密复合式开关稳压电源。该电源既具有开关电源的高 效，同时又具有线性稳压电源的稳压特性好的特点，因而是一种集开关电源与 线性电源优点于一身的较为理想的实用化电源。当前众多开关稳压电源，虽然体 积小，效率高，但输出电压的纹波较大，尤其对于多路输出开关电源，通常不能同 时保证多路输出的高稳定性。传统的线性稳压电源输出电压稳定性虽高，但缺 点是电源效率低，还必须配备笨重的工频变压器。为此，本文介绍了一种双路输 出的复合式开关稳压电源，该电源采用t o p s w i t c h 器件作为前级稳压器，给低 压差线性稳压器l t l 5 2 8 提供直流输入电压，然后利用低压差线性稳压器l t l 5 2 8 获得高质量的稳压输出实验证明该电路具有良好的性能，有很高的实用性【1 9 】。 l t l 5 2 8 可以很好的满足高速a d c 芯片的对电源噪声敏感的问题。如图3 4 所示 为在最坏情况下，电流输出为0 - 3 a 的时候l t l 5 2 8 电压的波动情况。 ，室q毫褂 3 高速数据采集系统硬件组成 一1 0 0 邑5 0 z 呈0 舌瑚 。 一1 主 3 v i n = 5 v 。c i n = 3 3 p f c o u t = 4x4 7 p f ，l”， r vj v ； ii j l 3 3 a d c 模块电路设计 高速a d c 与低速的a d c 类似，都是模拟信号转化为数字信号的媒介，但 是高速a d c 芯片也有与低速器件不同的地方，如电源的稳定性、时钟电路的抖 动、信号的延时问题等等。 3 3 1 a d c 的选型 模数转换过程中的采样、量化和编码均由a d c 芯片完成，所以a d c 在高速 数据采集系统中占据重要地位，决定了采样数据的速度和精度【2 0 】。a d c 的关键 参数有： ( 1 ) 位数：位数就是通常所说的a d c 的分辨率( r e s o l u t i o n ) ，指数字量 变化一个最小量时模拟信号的变化量，定义为满刻度与2 的n 次方( n 为位 数) 的比值。分辨率又称精度，通常以数字信号的位数表示。 ( 2 ) 速度：速度就是a d c 采样的速度或频率，表示单位时间内a d 芯片 能完成多少次采样，也就是完成一次模数转换所需要的时间的倒数。 ( 3 ) 接1 2 1 方式：a d 器件的接口方式一般分为并行和串行两种。并行接口速 度快，易于连接c p u 总线，但相对串行接口而言，较为耗费i o 口，且p c b 中 连线多。串行接口一般分为s p i 、1 2 c 、c a n 、u s b 、s a t a 等，串行接口虽然 连线少，节省i o 资源，但速度稍慢。 高速的a d c 芯片的主要结构有闪存型、流水线型和内插型等。其中，闪 存型a d c 芯片转换速度最快，不需要使用采样保持电路。但是闪存型a d c 体 1 2 3 高速数据采集系统硬件组成 积与功耗大，位数为n 位的闪存型a d c 所需要的比较器个数为2 川个。因此， 为利用闪存型a d c 芯片性能上的优点，而又可以降低功耗，闪存型a d c 的衍 生类流水线型a d c 在生产中得到了较为广泛的应用。 流水线型a d c 芯片结构是闪存型a d c 芯片结构的演化，目前比较流行的 大多数高速a d c 芯片都采用此结构。流水线型a d c 芯片有多个层次的数字逼 近器与内置的d a 转换器，利用流水线的方法依次计算出各个位的数字输出， 然后对其进行求和并对误差做出纠正。很显然，流水线型a d c 的这种方式这种 工作方式即提高了a d c 的分辨率，提高了闪存型a d c 的速度，又减少了所需 的比较器的数量。本高速数据采集系统采用的a d c 芯片a d s 5 4 6 3 就采用了这 种流水线型结构，其结构如图3 5 所示。 o e ro v rd r y d r v o 【 砑 图3 5a d s 5 4 6 3 内部结构 高速数据采集系统一般用于雷达、高频、视频等信号变化非常快的领域，对 分辨率的要求却不是太高。针对设计目标和各个方面的考虑，本系统a d c 芯片 采用t i 公司推出的a d s 5 4 6 3 。a d s 5 4 6 3 的采样速度5 0 0 m s p s ，精度1 2 位，拥 有高速差分数字接e i l v d s 。a d s 5 4 6 3 采用流水线型结构，当采样速度达到理 其最高采样速度5 0 0m s p s 的时侯信噪比为6 4 5 d b f s 。其主要参到2 1 】： 最高5 0 0m s p s 采样速度； 精度为1 2 位，但其有效位数1 0 5 位； 当采样速率为5 0 0 m s p s ，s n r = 6 4 5 d b f s ： 2 g h z 模拟信号输入带宽； 模拟信号差分输入电压为2 2 v p p ； 全差分数字输出l v d s ，格式输出为补码； 功耗为2 2 w ： t q f p 封装，引脚数目为8 0 ，体积为( 1 4 m m x1 4 m m ) ： 温度范围：4 5 。8 0 。： 1 3 椭踊 孵 似职 3 高速数据采集系统硬件组成 3 3 2a d c 时钟电路 高速数据采集系统中，a d 转换芯片是模拟和数字的转换中介，因此很大 程度上决定了整个系统的性能。然而a d 转换的性能很大程度上又受到采样时 钟的制约，传统的时钟电路都难提供高速a d c 芯片所要求的低抖动、高速度的 时钟。 本采集系统中a d c 芯片a d s 5 4 6 3 要求的采样时钟为5 0 0 m h z 的高速差分 时钟，差分形式为低电压伪发射极耦合逻辑电平l v p e c l 。设计a d c 芯片的工 作时钟时，一定要充分考虑时钟电路可能产生的抖动。抖动是指时钟沿本身不 稳定，会在较小的时间范围内存在较小的波动，从而导致采样芯片采样点的不 确定性，或者导致a d c 芯片内部电路的误触发，造成采样时间的误差，最终影 响a d c 芯片的采样性能，导致s n r 下降，其具体关系如下： s n r ( d b c ) 2 2 0 l g ( 2 7 【乇j 删) ( 3 1 ) j t o 日1 = ( j a d c 2 + j d 诎2 ) 必 ( 3 2 ) 其中，毛是模拟信号输入频率；j 砌是a d c 芯片抖动与时钟抖动的均方根 之和，j a d c 是a d c 芯片抖动，j d 诎是a d c 采样时钟抖动值的均方根。由公式 ( 3 1 ) 知，当a d c 芯片可接受的信噪比的范围固定以后，若模拟信号频率越 高，所需的时钟抖动范围要求就越小。因此，高速数据采集系统的时钟设计要 充分考虑抖动因素的影响。 a d s 5 4 6 3 的时钟可以是单端时钟，如图3 6 所示，也可以是差分时钟，如 图3 7 所示。 s q u a r ew a v eo r s i n ew a v e c l k a d s 5 4 6 3 承 图3 6a d s 5 4 6 3 的单端时钟输入 图3 7a d s 5 4 6 3 的差分时钟输入 1 4 旷，f一 叫 k e忱砌c 文 3 高速数据采集系统硬件组成 本数据采集系统所要求的采样速率较高，a d c 芯片的时钟速率高达 5 0 0 m h z ，因此，系统对采样时钟的抖动( j i t t e r ) 十分敏感，而采用差分时钟可以 比采用单端时钟有更好的噪声抑制功能，同时，采用查分时钟，可以减小时钟 的抖动，提高s n r ，从而获得更好的系统性能。 a d s 5 4 6 3 的差分时钟的两根信号线上的信号电压幅度相差的v m 可达到3 v 左右。若采用较低的摆幅，则可更好的降低时钟的抖动。例如相差o 5 v 二，即 差分信号线上每根信号线上的信号摆幅大概在2 5 0 m v 左右。a d s 5 4 6 3 采样时 钟的幅度对信噪比的影响如图3 8 所示。其中，采样速率为5 0 0 m s p s ，模拟信 号频率分别是1 0 0 m h z 和3 0 0m h z 。 n = 1 0 0 m h z 一，。一、l 一一气、 i t t n 。： 0 0 m h z l| l f l f s = 5 c1 0 m s p s u1z343 c i k a m 蛳u d e v p - p 图3 8 时钟幅度对a d s 5 4 6 3 的s n r 的影响 a d s 5 4 6 3 输入的差分时钟的占空比范围可以在4 0 一6 0 之间，但为取得 更好的性能，并简化采样时钟部分的电路设计，一般把差分时钟的占空比控制 在5 0 左右。 综合考虑a d s 5 4 6 3 对采样时钟的需要，同时也考虑系统的可扩展性，本文 通过三种方式产生a d c 的时钟源，并在电路板上设置选择端子，可以灵活地选 择时钟的生成方式，选择端子如图3 9 所示。 使用c d c m 6 1 0 0 1 锁相环芯片倍频生成采样时钟。 使用f p g a 内部的增强型p l l 或者快速p l l 对系统时钟倍频产生采样 时钟。 外接时钟。 1 5 0 5 0 s o 5 o 5 ；g 钳 钳 敛 k口。oi芷拳至毒墨。z 3 高速数据采集系统硬件组成 a r 一 o 旷。 图3 9 采样时钟选择端子示意图 下面讲述如何使用锁相环芯片c d c m 6 10 0 1 和f p g a 内部p l l 倍频生成这 两种采样时钟。 使用锁相环芯片c d c m 6 1 0 0 1 生成采样时钟 锁相环电路主要由压控振荡器、低通滤波器和鉴相器组成，并利用反馈得 到较为精准的时钟输出频率。鉴相器是用来检测输入信号与输出信号之间的相 位差。鉴相器输出中的高频噪声成分被低通滤波器滤掉，作为压控振荡器的控 制电压输入。压控振荡器输出的振荡频率经过分频器分频后与输入信号的频率 作比较，若两者频率相同则进入稳定状态【2 2 l 。锁相环原理如图3 1