（信号与信息处理专业论文）基于pci总线的雷达通信卡设计.pdf

摘要 本文主要是研究计算机p c i 总线技术在雷达通信系统中的应用与实现的问 题。 本文在具体的应用背景下，围绕p c i 总线突出的数据传输能力，给出了基于 p c i 总线的雷达通信卡的设计方案。论文对雷达通信卡各个模块的功能和实现进 行了详细的讨论。介绍了p c i 总线控制器p c i 9 0 5 2 的桥式作用、用v h d l 语言 来进行f p g a 设计以实现p c i 卡的控制逻辑、e e p r o m 的配置以及总线的数据 传输操作过程，还包括光纤传输的介绍。 本课题主要是雷达通信卡的硬件电路的设计与调试，采用q u a r t u s l i 和 s y p l i f y a ) r o 完成了f p g a 的设计，综合和仿真。采用p d a s 软件完成了p c b 板 的完整设计。 论文还简单介绍了驱动程序以及驱动程序的开发工具，最后叙述了采用 w i n d r i v e r 开发包进行雷达通信卡的硬件测试。 本课题设计完成的基于p c i 总线的雷达通信卡己正常工作于一场面监视雷达 的通信系统中。 关键字：p c i 总线，p c i 9 0 5 2 ，驱动程序，f p g a ，w i n d r i v e r a b s t r a c t t h e p u r p o s e o f t h e p a p e r i st oa p p l yt h ep c ib u s t e c h n o l o g yo f c o m p u t e r s t oi m p l e m e n tt h er a d a rc o m m u n i c a t i o nc a r d u n d e rm a t e r i a lb a c k g r o u n d ，t h ep a p e ri n t r o d u c e st h e d e s i g nm e t h o do f r a d a rc o m m u n i c a t i o nc a r db a s e do nt h ep c ib u s ，s u r r o u n d i n gt h ep r o m i n e n t t r a n s m i s s i o no fp c ib u s t h ea r t i c l et e l l se a c hm o d e l sf u n c t i o no ft h ec a r d ，a n d h o wt o i m p l e m e n ti nd e t a i l s t h ea r t i c l ee x p l a i n st h a tt h ep c ib u sc o n t r o l l e r , p c i 9 0 5 2 sb r i d g ee f f e c t ，h o wt ou s eh a r d w a r ed e s c r i p t i o nl a n g u a g et oc o m p l e t e t h el o g i cf u n c t i o nd e s i g no ft h ec a r d ，c o n f i g u r et h ee e p r o m ，a n dt h ep r o c e s s o ft h eb u sd a t at r a n s m i s s i o n t h ea r t i c l ei n c l u d e st h ec o n t e n to ff i b e l t r a n s m i s s i o n t h e p a p e rm a i n l y c o n c e r n sw i t ht h eh a r d w a r e c i r c u i t ，i n c l u d i n gd e s i g na n d t e s t a p p l yq u a r t u s i ia n ds y n p l i f y _ p r ot od e s i g n ，s y n t h e s i sa n ds i m u l a t et h e f p g a u s ep a d st oc o m p l e t et h ee n t i r e l yd e s i g no ft h ec i r c u i t t h e p a p e r t e a c h e st h ed r i v e r sa n dt h et o o lp r o g r a m m i n gt h ed r i v e r ss i m p l y i nt h ee n d ，t e l l su s i n gw i n d r i v e rt ot e s tt h ec a r d sh a r d w a r ec i r c u i t t h et a s ko ft h er a d a rc o m m u n i c a t i o nc a r dw a sc o m p l e t e d s u c c e s s f u l l y a n d t h ec a r d h a sb e e n a p p l i e d t oar a d a rc o m m u n i c a t i o ns y s t e m k e y w o r d ：p c i b u s ，p c i 9 0 5 2 ，d r i v e r , f p g a ，w i n d r i v e r l i 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。 签名： 鸯酗日期：。呵年月d 日 关于论文使用授权的说明 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 ( 保密的学位论文在解密后应遵守此规定) 签名： 重函 导师签名： 日期：t l 电子科技大学硕士论文 1 1 研究背景 第一章绪论 场面监视雷达是一种用于监视场匿上飞机及车辆的雷达，随着计算机技术的 发展，显示器上显示的不再是一个个目标点，它通过与外来数据的相关处理，不 仅仅可以使管制员从荧光屏上区分飞机和车辆，而且可以辨别运行航班号、飞机 机型、速度、将停靠的登机桥，可谓一目了然。它也是机场实施低能见度运行的 基本条件。场面监视雷达在航空界的应用已经非常广泛。 本课题是关于一个场面监视雷达的通信系统的研究，下面介绍此雷达的通信 系统。 1 2 通信系统简介 图1 1 给出了雷达通信系统的结构图，通信对象分为三类：雷达主机操控 主机显示终端。操控主机又包括本地操控主机和远端操控主机各一台，显示终 端包括一台本地显示终端和多台远端显示终端。各通信对象通过光纤和光纤分路 器等媒质相连。 雷达主机与两台操控主机间可进行双向通信，而雷达主机与各显示终端间仅 进行单向传输。各通信对象间的数据均按帧传送。 雷达主机在a ，b 两根下行光纤上发送的内容和时序是完全相同的，因此两台 操控主机和所有显示终端接收的内容是相同的。a 、b 两根上行光纤分别传送远 端操控主机和本地操控主机的控制命令，在同一时间，雷达主机仅接收两台操控 主机中的一台发送的控制命令，由雷达主机上的开关控制。 数据帧共有四类，其中下行数据帧三类，上行数据帧一类： 数据帧 上行数据帧 测试数据帧 f 显示数据帧 i 反馈数据帧 下行数据帧 命令数据帧 电子科技大学硕士论文 图11 通信系统结构图 徽 蝴 远端 显示 终轴 远端 显示 终翩 显示数据帧为常发帧，采用单帧结构，即将有效数据包含在单一发送帧中发 送。测试数据帧为触发发送帧，即操控主机发送一个测试刷新请求帧( 命令帧的 一种) 后，雷达主机收集一个信号处理帧周期内的测试点数据，然后在后续的 6 4 个帧周期内将所收集的测试数据分成3 2 个子帧顺序发送，发送完毕即停止发 送，等待下一次刷新请求帧。反馈帧采用单帧结构，亦为触发发送帧。即操控主 机发送一个反馈请求命令帧( 另一种命令帧) 后，雷达主机收集当前状态信息后， 将有效数据包含在单一帧中发送。 下行数据帧是按帧周期周期性发送的，其帧周期与雷达信号处理机的帧周期 一致，由1 6 个p r i 组成。三类下行数据帧在一个帧周期依次发送。三类帧数据 起始时刻在一个帧周期内是固定的，分别是第0 ，6 ，1 2 个p r i 时刻。如图1 2 所示( 图中横轴单位为p r j ) 。 图中显示数据帧如前所述是必须有的，而测试数据帧和反馈数据帧可有可 无，由命令帧触发产生。 电子科技大学硕士论文 厂磊| 蒜i 。二磊。1 卜磊f _ 淼i 二蒜：i 1 6 n + o1 6 n + 61 6 n + 1 21 6 ( n + 1 ) + o1 6 ( n 十1 ) 十61 6 ( n + i ) + 1 2 图1 2 帧发送时序 上行数据帧是由操控主机在需要时发送的，发送时间是随机的，发送次序也 是随机的。但每发送完一帧，至少需要间隔1 0u s 才能发送后续的帧。 雷达的通信卡所要做的工作就是操控主机和雷达主机进行通信，能够存储来 自雷达主机的三种类型的数据帧，等待主机读取；也能够存储来自操控主机的命 令帧，发送给雷达主机。 1 3 论文的研究内容和结构安排 我们在具体的应用背景下，提出了基于p c i 总线的雷达通信卡的研制。这个 研制分为两个部分：首先是基于p c i 总线的雷达通信卡的研制。具体工作包括此 卡的p c b 制作，逻辑控制器件f p g a 的v h d l 编程，功能调试以及p c 卡的硬 件测试，第二部分是p c i 卡的驱动程序和应用程序的开发。我的工作是完成第一 部分的内容，第二部分由另外的同学完成。 论文的章节安排如下： 第一章：介绍了本课题的背景与意义。 第二章：介绍了计算机总线技术的发展和p c i 总线的系统结构、传输特点以 及总线具体的操作过程等；随后介绍了p c i 接口控制器的实现要求以及两种可 能的实现方案，最后根据具体的系统设计需求，最终选择了p l x 公司的接1 ：3 芯片p c i 9 0 5 2 作为p c i 总线的接口控制器。 第三章：给出了基于p c i 总线的雷达通信的功能和系统方案，介绍了主芯片 功能，硬件实现以及p c b 制板的注意事项。主要工作包括通信卡的系统结构 设计，板卡的p c b 制作，e e p r o m 的配置，逻辑控制器件f p g a 的功能模 块，以及光纤传输的接口模块。 第四章：给出了设备驱动程序的大概介绍，和常用的开发驱动程序的工具的 简介，最后讲解了作为测试硬件的工具的w i n d r i v e r 。 第五章：介绍了硬件电路的调试，给出了调试过程的一些图进行说明。 电子科技大学硕士论文 第二章p c i 总线及其接口技术的实现 总线是支持计算机各模块间信息传输的公共通道，也是与外界进行数据交换 的接口，一般包括数据、地址、控制等信号组。随着计算机性能的大幅度提高， 总线标准也在不断改进，目前应用比较广泛的是p c i 总线协议。 2 1 计算机总线技术的发展 第一个得到广泛应用的总线标准是工业标准体系结构l s a ( i n d u s t r ys t a n d a r d a r c h i t e c t u r e ) 总线。它是基于8 0 8 6 及8 0 2 8 6 等低处理能力c p u 的总线标准，数 据宽度为8 位、1 6 位，工作频率为8 m h z 。随着i n t e l8 0 3 8 6c p u 的面世，计算 机系统内部总线结构发生了质的飞跃，数据总线宽度由1 6 位增加到犯位，c p u 处理能力大大增强。但由于i s a 标准的限制，使得强大的c p u 处理能力与低性 能的系统总线间形成了一个瓶颈，制约了计算机性能的提高。为了打破这一瓶颈， 先后又出现了m c a ( m i c r oc h a n n e la r c h i t e c t u r e ) 、e i s a ( e x t e n d e dr s a ) 和v l ( v e s a l o c a l ) 等总线规范。它们虽然在一定程度上提高了系统总线的性能，但是 并没有摆脱陈旧的体系架构，传输的速度也始终无法与计算的速度相匹配。 为了适应c p u 和计算机性能的不断发展，同时解决各生产厂商的兼容性问 题，i n t e l 公司提出了将高带宽的外围功能移到靠近c p u 的地方，并通过一个系 统接口与处理机存储器连接的“局部总线”解决方案，他们将这种总线称之为 “外围器件互连( p e r i p h e r a lc o m p o n e n ti n t e r c o n n e c t ) ”总线，即p c i 总线。性能卓 越的p c i 局部总线标准一经推出就倍受计算机业界的青睐，经过短短几年的发 展，已经代替了i s a 、m a c 等总线标准成为了主流的总线标准。 2 2p c i 总线简介 2 2 1p c i 总线的系统结构 在一个p c i 系统中，高速外设和慢速外设可以共存，p c i 总线可以与i s a e i s a 总线共存，如图2 1 所示。 从图2 1 看出，微处理器、高速缓存、存储器子系统经过一个p c i 桥接器( 简 4 电子科技大学硕士论文 称桥) 连接到p c i 总线上。这个桥提供了一个低延迟的访问通路，通过这个桥， 存储器能直接访问任何映射到存储器或i o 地址空间的设备；它同时还提供了能 使p c i 主设备直接访问主存的高速通道；该桥也提供数据缓冲功能，以使c p u 与 p c i 总线上的设备并行工作而不必相互等待。另外，桥还可以使p c i 总线的操作 与c p u 总线分开，以免互相影响。总之，桥实现了p c i 总线的全部驱动控制。 扩展总线桥( 标准总线接口) 的设置是为能在p c i 总线上接出一条标注i o 扩展总线，如i s a e i a s 或m c a 总线，从而可继续使用现有的i o 设备，以增加 p c i 总线的兼容性和选择范围。通常在典型的p c i 局部总线系统中，最多支持三 或四个插槽( 连接器) 。p c i 连接器属于微通道类型的连接器。同样的p c i 扩充 卡连接器也可用于i s a 、e i s a 、m c a 总线系统中。 图2 1p c i 系统结构图 作为目前微型计算机主流总线标准的p c i 总线，原来专门是为了提高系统数 据传输性能的，现在也作为一个高性能的外设接口，比如显卡、声卡、网卡、硬 盘驱动器以及其它一些高速外设。 电子科技大学硕士论文 2 2 2p c i 总线的特点 p c i 是技术先进的高性能局部总线，它可同时支持多组设备，p c i 不受制于 处理器，并微为处理器和高速外设提供了一条通道，大大提高了数据吞吐量，可 确保电脑部件、附加卡及系统之间的可靠运行。总之，p c i 局部总线具有如下特 点： 优越的数据传输性能 总线宽度3 2 位( 可扩展至6 4 位) ，支持突发( b u r s t ) 传输工作方式。p c i 总线规范2 o 版支持3 3 m h z 总线操作，2 1 版增加了对6 6 m h z 的支持，3 2 位 3 3 m h zp c i 总线在读写操作中峰值传送速率可达1 3 2 m b s 。 良好的兼容性 p c i 总线部件和插卡的设计独立于处理器，所有现在的和将来的处理器 都能被很好的支持。预留6 4 位扩展，定义了3 3 v 和s v 两种信号环境。 即插即用 每个p c i 设备上都有配置空间能实现自动配置，使得系统b i o s 和操作系 统的系统层软件能自动配置p c i 总线部件和插卡。 总线主控和同步操作 p c i 总线接口芯片可以主控总线，其独特的同步操作功能可以保证c p l j 和总线主控同时操作。 隐式总线仲裁 p c i 总线仲裁能够在另一个总线主设备正在p c i 总线上执行传送时发生， 从而提高了系统的数据传输性能。 2 2 3p c i 总线操作 p c i 总线的数据传输机制是成组数据的突发传输，每组数据由一个地址段和 两个或两个以上数据段组成。一次突发传输，总线主设备仅对总线拥有者作一次 仲裁。在地址段，总线的所有设备锁定地址和交易类型，并将之译码以确定目标 设备。目标设备将起始地址锁存到地址计数器中，并按照一个个的数据段递增该 地址。 一个基本的p c i 传输主要控制信号如下： 电子科技大学硕士论文 f r a m e # 信号：由p c i 主控设备驱动 z r d y # 信号：由p c i 主控设备驱动 写周期表示a d 3 1 ：0 数据有效。 表示总线操作的开始和结束。 在读周期表示主控设备准备接收数据，在 t r d y # 信号：由p c i 从设备驱动，在读周期表示从设备准备好传输数据。在写 周期表示从设备准备好接收数据。 当数据有效时，数据源设备需要无条件的设置i r d y # 有效，一旦主控设备使 f r a m e # 有效，中途就不能改变f r a m e # 的状态，直至t r d y # 信号无效或数据传送结 束。 下面我们以基本的读操作为例，介绍下p c i 总线操作的过程，其读时序如 图2 2 所示。 1 1z34：5 ：6 78 ：9 ： ： 。 c k r _ 厂一u ul 一，一、l 、厂_ ，、l 。 ； ： f r a m e # 。一。：i 厂令 a d c j b e # ) r d y # 叫= p 、 ；一一。一：，一 ： i t r d y # 。0 t _ _ t ： t， d e v s e l # o 之；曩弋= = = 玉 一 一：二= 圭= 广 地址周期数据用期 - - - - - - - - - - 图2 2p c i 读操作时序 图中两个互相指向尾部的箭头表示周转周期。所有可能被多个设备驱动的信 号都需要周转周期，以避免当信号驱动由一个设备切换到另一个设备时发生竞 争。 在地址周期，c b e # j 3 ：0 用来传输总线命令信息，指示当前总线操作的类型： 电子科技大学硕士论文 在数据周期，c b e # 3 ：0 用来传输字节使能信息，指出当前3 2 位数据中有效的 字节位。 在上图所示的读时序中，f r a m e # 有效指示读周期的开始，它有效的第一个时 钟周期为地址周期，c b e # 3 ：0 上传输的为操作命令。随后的周期是数据周期， 如果总线主控设备准备好接收数据时，将置i r d y # 有效；如果总线目标设备准备 好传输数据时，将置t r d y # 有效。数据传输发生在i r d y # 年nt r d y # 均有效的时钟 上升沿处，i r d y 堋t r d y # 两个中任何一个无效都将使总线自动插入一个等待周 期。用f r a m e # 无效加i r d y # 有效来表示最后一个数据的传输。 在数据传输的过程中，总线的主控设备和目标设备都可以终止当前的总线操 作。通常情况下，总线主控设备可以通过设置f r a m e # 无效、i r d y # 有效来指示最 后一个数据周期，目标设备则通过设置s t o p # 有效来请求终止，然后由主控设备 来终止操作。 综上所述，p c i 总线操作基本的特点可概括如下： 除r s t # 、i n t a # 、i n t b # 、i n t c # 、i n t d # $ b ，其余的信号都在时钟上升沿 采样有效。 每次总线操作均由f r a m e # 信号来启动。 每次总线操作均有一个总线主控设备和一个目标设备。 每次总线操作均以地址周期开始，期间主控设备发出地址和总线命令。 支持突发传输。 只有总线主控设备和目标设备都准备好，当前数据才开始传输。 2 2 4p c i 配置寄存器 p c i 规范规定任何p c i 设备必须实现一定数目的配置寄存器，以提供必要的 配置信息，便于系统为该设备进行配置，p c i 规范采用这种配鼍的目的在于提供 一套既满足于现行系统又便于扩充的配置机构。 p c i 配置寄存器映射到p c i 配置地址空间，通过a d 7 ：2 1 地址信号编码访问。 配置空间是一个容量为2 5 6 字节的地址空间，分为头标区与设备相关区两部分。 头标区长度为6 4 字节，安排在配置地址空间的最前面，如表2 1 所示，每个p c i 设备都必须支持头标区的寄存器。设备相关区安排在配景地址空间的6 4 - 2 5 5 字 节处，该区不是必须的，各个设备根据自己的需要进行定义。所有多字节的p c i 电子科技大学硕士论文 寄存器遵循低位在前，高位在后的排列顺序。 1 配置空间的组织 设备识别供应商代码 状态命令 分类代码版本 内含自测试头标类型延时技术c a c h e 大小 基址寄存器0 基址寄存器1 基址寄存器2 基址寄存器3 基址寄存器4 基址寄存器5 c a r d b u sc i s 指针 子系统代码子系统供应商代码 扩展r o m 基地址 保留能力指针 保留 m a xl a tm i ng n t中断引脚中断线 表2 1p c i 配置空间 2 配置空间的功能 ( 1 ) 设备识别 在头标区有5 个字段涉及设备的识别。所有的p c i 设备必须实现这些字段， 配置软件利用它们就能确定在p c i 总线上有什么样的可用设备。这些寄存器都是 只读寄存器。 供应商识别字段( v e n d e ri d ) 标明设备的制造商。 设备识别字段( d e v i c ei d ) 表明特定设备。 版本号识别字段( r e v i s i o ni d ) 指定设备特有的修改识别代码。 头标类型字段( h e a d e r t y p e ) 指出设备是否包含多功能。 分类代码字段( c l a s sc o d e ) 标明设备的总体功能和特定的据存器编程接口。 9 电子科技大学硕士论文 ( 2 ) 基址寄存器 p c i 设备可以在地址空间中浮动是p c i 总线的最重要的功能之一。能够简化 设备的配置过程。r o mb i o s 在引导操作系统之前必须建立一个统一的地址映射， 通过基址寄存器来获得p c i 设备的内存或i o 请求，从而在系统资源中分配合理 的地址空间。 基址寄存器的b i t o 用来决定设备申请的是存储器空间还是i o 空间，为0 表示存储器空间，为1 表示i 0 空间。r o mb i o s 通过向基址寄存器中写全1 后 读回，就可确定设备需要多大的地址空间。当b i o s 在基址寄存器中为该设备分 配好空间后，就把物理地址写回到寄存器中，这样设备驱动程序就可以从中获取 物理地址，如果采用w i n 3 2 应用程序，就需要在驱动程序中把内存地址转换成线 性地址刊能给应用程序使用，i o 地址可以直接使用。b i o s 总是把起始地址分配 到所需空间大小的整数倍边界上，比如对6 4 k 的内存区，b i o s 为其分配的起始 地址肯定在6 4 k 的整数倍边界上。 ( 3 ) 其他寄存器 中断线寄存器( i n t e r r u p tl i n e ) 是用来报告中断线的连接情况，对于x 8 6 兼 容p c ，这个寄存器的值与标准8 2 5 9 配置中的i r q 编号( o - 1 5 ) 对应，2 5 5 表示没 有连接到中断控制器，1 5 2 5 5 之间的值保留。 中断引脚寄存器( i n t e r r u p tp i n ) 表示设备使用了哪个中断线，值1 4 分别 对应于i n t a # 一i n t d # 。如果设备没有使用中断线，则必须将该寄存器清0 。 2 2 5p c i 总线的电气特性 p c i 同时定义了3 3 v 和5 v 的两种信号环境。 p c i 对负载要求十分严格。总线上允许最多1 0 个电气负载，直接的硅连接作 为一个负载，插卡作为两个负载，p c 机上一条p c i 总线通常只允许3 个插卡。 任何超出以上限制的设计都需要一个p c i t o p c i 桥来保证系统的可靠性。 p c i 总线采用无端接方式，信号的传输通过反射波实现。当总线驱动器驱动 某一信号时，往往只将信号电平驱动到实际所需电平的一半，信号传送到终点时 反射回来，从而使得信号电平加倍，达到驱动所需的电平。当总线工作于3 3 m h z 时信号往返的时间不得超过i o n s ，这种信号传输要求驱动器的输出阻抗与被驱 动总线的特性阻抗相匹配。 电子科技大学硕士论文 p c i 对信号时序也作了详细的规定。例如，当工作于3 3 m h z 时，要求总线上 输入信号的建立时间小于7 n s ，输出信号满足时钟上升沿到输出信号有效小于 i o n s 等。 系统板为每个连接器提供+ 1 2 v 、一1 2 v 、5 v 和3 3 v 四个电源，要求扩展卡 从四个电源取得的功率限制在2 5 瓦以内。 对p c i 插卡的p c i 信号线的晟大电路长度也有规定： ( 1 ) p c i 总线的3 2 位部分的所有信号最大电路长度必须限定在15 0 0 m i l 以 内。 ( 2 ) p c i 总线的6 4 位部分的所有信号最大电路长度必须限定在2 0 0 0 m i l 以内。 ( 3 ) p c i 时钟信号线的长度必须是2 5 0 0m i1 ( + 一1 0 0m il ) 并且只能和插卡上 的一个负载连接。 p c i 连接器包含了p c i 元件定义的全部信号线，另外还有两个引脚是与连接 器本身有关的，即p r s n t i # 和p r s n t 2 # 。它们有两个用途：其一，用来表明插槽 上实际存在一块板；其二，是提供该板对电源要求的有关信息。表2 2 给出了 扩展板上p r s n t # 引脚的设置情况。 p r s n t l #p r s n t 2 #扩展板配景 开路开路不存在扩展板 地开路有扩展板，最大功耗为2 5 w 开路地有扩展板，最大功耗为1 5 w 地地有扩展板，最大功耗为7 5 w 表2 2p r s n t # 弓i 脚的设置定义 2 3p c i 总线控制器的实现 p c i 总线是一个地址数据、命令字节选择信号复用的总线。它采用主从信 号双向握手的方式来控制数据的传输，其接口电路设计和传统总线接口电路设计 有较大的差别，所以必须严格遵守p c i 总线规范所规定的技术规范。 一般说来，一个p c i 接口电路应当完成以下几种主要功能： 地址译码及命令译码 由于p c i 总线可以采用正向方式和负向方式进行译码，因此用户应视实 电子科技大学硕士论文 际情况选择适当的译码方式。一般选择正向译码方式：为防止地址冲突，最 好采用全地址译码，命令信号线c b e 0 ：3 必须参加译码。 地址产生电路 p c i 的突发传输方式包括个地址周期和若干个数据周期，因此在p c 接口电路中必须包含高速的地址产生部件，用于向后级应用电路提供连续的 地址。 控制信号的产生 p c i 总线的数据传输基本上由f r a m e # 、i r d y # 、t r d y # 和d e v s e l # 这4 根 信号线控制，因此必须根据主从设备的忙闲情况相应产生这些控制信号。此 外，p c i 接口电路还应完成地址锁存及数据分离、命令锁存及字节选择信号 分离的功能。 目前实现p c i 总线控制器的有效方案有两种：采用可编程逻辑器件和采用专 用接口芯片实现。下面我们将分别讨论这两种实现方案的可行性。 2 3 i 可编程逻辑器件 采用可编程逻辑器件实现p c i 接口控制的最大好处就是比较灵活。首先对于 一个典型p c i 设计来说，并非要实现p c i 规范中的所有功能，有时只需实现其中 的一个功能子集即可：其次可以将p c i 插卡上的其他用户逻辑与p c i 接口逻辑集 成在一个芯片上，实现紧凑的系统设计：再者当系统升级时，只需对可编程器件 重新进行逻辑设计，而无需更新p c b 版图。但是这种方案设计难度大，调试困难。 在小规模的应用中，用它来实现p c i 接口就受到限制。 2 3 2 专用接口芯片 专用的p c i 接口芯片则提供了可靠的p c i 逻辑和强大的功能模块，无论从技 术还是成本角度都是比较理想的选择。所以我们选择成品的专用接口芯片，将精 力集中在用户逻辑的接口电路和e e p r o m 的接口电路的设计上。但是，这种芯片 必须具有较低的成本和通用性，提供配置空间，并且具备片内f i f o 功能( 用于突 发性传输) 等特性。目前，只有少数厂家提供这类专用芯片，如p l x 公司的p c i 9 0 5 4 、p c i 9 0 5 2 、p c i 9 0 3 0 ，a g c c 公司的$ 5 9 3 3 、$ 5 9 2 0 ，c y p r e s s 公司的c y 7 c 0 9 4 4 9 p v 1 2 电子科技大学硕士论文 等。 在雷达通信系统中，我们根据实际的功能需求以及成本的投入情况，最终选 择了p l x 公司的p c i 9 0 5 2 作为p c i 总线的接口控制器。 第三章通信卡的硬件设计 3 1 通信卡硬件结构 雷达的通信卡安装于操控主机的p c i 插槽内，是工作于+ 5 v 信号环境下的3 2 b i t 的p c i 卡。通过p c i 总线与雷达主机进行数据通信，操控主机读取上行数据 进行各种处理，显示和实时操控并发送下行数据。 通信卡由五个主要的功能模块组成，通信模块( p h y 和光模块) ，控制逻辑模 块( f p g a ) ，存储模块( s r a f i 组) ，接口模块( p c i 9 0 5 2 ) 和配置模块( e e p r o t ) 。图3 1 所示为各模块之间的逻辑关系和信号流程。 n 坦 蚓 衅丑 ，通信_ 槌堪一 i p h y 芯片 r t l 8 2 0 1 b l 光模块 p t ? 3 l l 逻辑模块 f p g a 接口模块 p c i 9 0 5 2 p c i 总线 图3 1 雷达通信卡的原理框图 存储模块 s r a m 配置模块 e e p r o m 雷达主机向操控主机发送三种类型的数据帧：显示帧，测试帧和反馈帧。数 据经过打包封装后，通过光纤向操控主机发送。在操控主机端，雷达通信卡接收 电子科技大学硕士论文 来自雷达主机的数据帧，数据经光模块将光信号转化为电信号，经以太网物理层 芯片r t l 8 2 0 1 b l 译码和串并转换后进入f p g a 。f p g a 接收完整的帧后根据帧类型 将数据存入相应的存储器中，并将相应的寄存器位置位。操控主机经过查询，发 现寄存器位被置位后便发起读命令，将数据全部读走并将寄存器位清零。 操控主机会向雷达主机发送命令帧。操控主机发起写命令将命令帧写入f p g a 内的存储块，全部写入后f p g a 将数据发送到以太网物理层控制芯片r t l 8 2 0 1 b l 经过编码和并串转换后进入光模块，光模块将电信号转化为光信号后将数据发 送。 3 2 接口模块 p c i 9 0 5 2 是p l x 公司开发的低价位p c i 总线目标接口电路，功耗低， 采用p q f p 型1 6 0 引脚封装，工作电压为+ 5 v 。符合p c i 2 1 规范，它的 局部总线( l o c a lb u s ) n 以通过编程设置为8 1 6 3 2 位的( 非) 复用总线， 数据传送率可达到1 3 2 m b s 。 3 2 1p c i 9 0 5 2 主要特性 符合p c i2 1 规范，支持低成本从属适配器； 包括一个6 4 b y t e 的写f i f o 和一个3 2 b y t e 的读f i f o ，通过读写f i f o ，可实 现高性能的突发式数据传输； i s a 模式支持p c i 总线到i s a 总线的单周期存储器( 8 位或1 6 位) 读写和f o 访问； 支持两个来自局部总线的中断，可生成一个p c i 中断，利用软件写内部寄存 器位也可以达到同样的目的； p c i 9 0 5 2 的局部总线与p c i 总线的时钟相互独立运行，局部总线的时钟频率 范围为0 4 0 m h z ，t t l 电平，p c i 的时钟频率范围为0 3 3 m h z 。两种总 线的异步运行方便了高低速设备的兼容； 可编程的局部总线配置，支持复用或非复用模式的8 、1 6 或3 2 位的局部总 线： 串行e e p r o m 提供p c i 总线和局部总线的部分重要配置信息； 电予科技大学硕士论文 4 个局部设备片选信号，各设备的基址和地址范围及其映射可由串行 e e p r o m 或主机编程实现： 5 个局部地址空间，基址和地址范围及其映射可由串行e e p r o m 或主机编程 实现； 支持b i g l i a l ee n d i a n 编码字节的转换； 局部总线等待状态，除了用于握手的等待信号l r d y i 社外，p c i 9 0 5 2 还有一 个内部等待产生器( 包括地址到数据周期、数据到数据周期和数据到地址周期 的等待) ； 可编程实现读写信号选通的延迟和写周期的保持： 可对局部总线的预取计数器编程为o ( 非预取) 、4 、8 、1 6 或连续( 预取计数器 关闭) 预取模式： p c i 9 0 5 2 支持p c ir 2 1 规范的延迟读模式； p c i 9 0 5 2 有一个可编程p c i 读写重试延迟计时器，可以为p c i 总线产生一个 重试信号； p c i 锁定机制，p c i 主控设备可以通过锁定信号独占对p c i 9 0 5 2 的访问 3 2 2p c i 9 0 5 2 功能及操作 p c i 9 0 5 2 作为总线目标接口芯片，为非p c i 设备与p c i 总线提供数据通道， 其功能如下： ( 1 ) 复位及初始化 上电时，p c i 9 0 5 2 的内部寄存器由p c i 总线的r s t # 信号复位，在局部总线 上输出l r e s e t # 信号，除了b l c k o 、e e c s 、e e d i 、e e s k 、l h o l d a 和局部 数据总线( l a d 3 i ：0 1 ) ，所有输出的局部总线呈商阻态，线检验串行e e p r o m 。 如果安装了e e p r o m 且前4 8 位不全为1 ，则p c i 9 0 5 2 用e e p r o m 中的值来配 景片内寄存器，否则使用缺省值。 p c i 总线上的主控设备也可以应用软件通过置c n t r l 3 0 = i ，使p c i 9 0 5 2 的 寄存器复位，但是主设备只能访问配置寄存器，而不能访问局部总线。当 c n t r l 3 0 = 0 时，清除p c i 9 0 5 2 的复位状态。 ( 2 ) 串行e e p r o m 复位后，s t a r t 为0 表示e e p r o m 存在，p c i 9 0 5 2 用它进行配置，如s t a r t 电子科技大学硕士论文 为1 ( e e p r o m 不存在) 或e e p r o m 为空，p c i 9 0 5 2 采用缺省值配置。 p c i 9 0 5 2 总线上的主机可以对串行e e p r o m 进行读写，寄存器位c n t r l 2 9 ： 2 4 控制着p c i 9 0 5 2 的管脚，对e e p r o m 的位进行读写。将重载配置寄存器位 c n t r l 2 9 置1 可以用串行e e p r o m 重新配置p c i 9 0 5 2 。 串行e e p r o m 是按重要性顺序先后配置信息的，推荐使用有三线串行接口， 5 v 电源，支持1 m h z 时钟的e e p r o m ，1 m h z 时钟可以由p c i 时钟除以3 2 实 现。 ( 3 ) 内部寄存器 p c i 9 0 5 2 的内部寄存器为总线接口的设计与实现提供了最大的灵活性，这些 寄存器可以分为两类：p c i 配置寄存器和局部配置寄存器。二者都能由p c i 总 线或串行e e p r o m 访问，也可以通过设置寄存器c n t r l 1 3 ：1 2 禁止对后者的 访问，这样，极大地增强了接口设计的灵活性。 ( 4 ) 直接从( 目标) 操作 直接从( 目标) 操作是指p c i 总线上的主设备通过p c i 9 0 5 2 来直接访问局部总 线上的从设备。p c i 9 0 5 2 支持突发式内存映射传输和单周期的内存或i o 映射传 输，利用的是3 2 b y t e 的直接从设备读f i f o 和6 4 b y t e 的直接从设备写f i f o ，映 射在p c i 内存和i o 空间中的地址由p c i 基址寄存器设置。而且，局部映射寄存 器允许将p c i 地址空间转换为局部地址空间。 ( 5 ) i s a 接口模式 p c i 9 0 5 2 的一个主要特点就是含有一个i s a 逻辑接口，为i s a 到p c i 提供了 一种简单的转换。它支持8 位和1 6 位的i s a 从设备，可以是内存映射或i o 映 射，采用直接从先读模式可以大大提高内存映射时读出的数据量 i s a 接口模式中需要将p c i 9 0 5 2 配置为非复用模式，并且要在串行e e p r o m 中将i n t c s r 置1 。 f 6 ) 局部片选 p c i 9 0 5 2 为局部总线上的设备提供了四个片选信号，对这些片选信号进行独 立编程或在外部加上地址解码逻辑都可以用来对局部地址空间进行分配。但是片 选0 和i ( c s 0 # 和c s l # ) 仅当非i s a 接口模式时才有效。 f 7 1p c f l o c a l 中断与用户7 i 0 p c i 9 0 5 2 还提供了四个用户i o ( u s e r 3 ：0 ) ，它们都是复用的，由c n t r l 寄存器进行配置。虽然其缺省的配置是输入，但在不用的时候，因为输入时要将 电子科技大学硕士论文 其上拉，推荐将其设置为输出。 ( 8 ) p c i 中断( i n r r a # ) 的产生 要产生p c i 中断i n t a # ，首先将寄存器i n t c s r 6 ( p c i 中断使能位) 设 置为1 ，如果需要以软件方式产生中断，则只需将i n t c s r 7 ( 软件中断位1 设置为“1 ”。如果系统设计方案中选用由局部总线上的设备产生中断信号 i n t j l 和i n t i 2 ，再生成p c i 中断i n t a # 的方式，只要将寄存器i n t c s r 的 相关位置位。 3 2 3 p c i 9 0 5 2 功能实现 在设计中，和计算机p c i 总线有关的功能完全由p c i 9 0 5 2 来完成，我们只要 实现其l o c a l 总线的有关功能即可。所以在硬件功能实现的设计中，除了启动时 的初始化设置，对于p c i 9 0 5 2 内部p c i 配置寄存器的设置我们不需做很多的工作， 主要是关注l o c a l 配置寄存器和其他寄存器的设置。 p c i 9 0 5 2 只能作为从设备，支持t a r g e t 传输。所谓t a r g e t 传输就是通过 p e i 9 0 5 2 内部的读写f i f 0 完成p c i 总线对l o c a l 总线的访问。此时p c i 9 0 5 2 支 持内存映射突发传输和单周期i o 映射传输两种方式。其内部基地址寄存器存放 内存空间和i 0 空间的地址信息，通过映射寄存器可以将p c i 侧的地址信息转化 为l o c a l 侧的地址信息。 在本块通信卡上，我们是实现3 2 位数据的t a r g e t 读写。 为了便于控制，我们将p c i 9 0 5 2 数据总线和地址总线直接连接到f p g a ，并在 f p g a 内部定义了寄存器以标志各个存储空间的状态。在t a r g e t 传输过程中， p c i 9 0 5 2 担当着p c i 总线的s 1 a v e ，l o c a l 总线的m a s t e r 的角色。它从p c i 总线 侧获得传输命令和读写数据的地址后，一方面对这个操作命令做出反应，将其传 达给l o c a l 总线，另一方面将p c i 总线传送过来的数据地址映射为l o c a l 总线可 识别的地址。当l o c a l 总线准备好后，p c i 9 0 5 2 会收到l o c a l 侧做出的响应信号。 此后，如果是读周期，p c i 9 0 5 2 会将指定地址的数据读入内部的r e a df i f o 中， 由p c i 总线将数据读到用户侧：如果是写周期，p c i 9 0 5 2 会将事先由p c i 总线写 入w r i t ef i f 0 中的数据写到l o c a l 总线侧地址指定的存储区域。 数据传输归根结底是寻找所需要的数据，即找到它的地址。我们常用的3 2 位p c 机能寻址的范围是f f f f f f f f = 4 g ，即常说的w i n d o w s 虚拟内存的大小，而 电子科技大学硕士论文 可用的i o 资源仅为1 6 位，即f f f f =